特許
J-GLOBAL ID：200903029925832719
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-329360
公開番号（公開出願番号）：特開平5-166834
出願日： 1991年12月13日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】 LDD構造MOSFETの製造方法に関し、寄生抵抗を減少させて動作速度の向上を図ることを目的とする。【構成】 半導体基板上にソース側に向かう一側面が垂直な治具材料パターンを形成し、その側面に選択的にゲート電極材料層を側壁状に形成し、治具材料パターンを除去してドレイン側に向かう側面が垂直でソース側に向かう側面が斜面状のゲート電極を形成し、これをマスクにしイオン注入により低不純物濃度領域を形成し、ゲート電極の垂直な側面に選択的に側壁状にスペーサ膜を形成し、前記ゲート電極とスペーサ膜を一括マスクにしイオン注入により高不純物濃度のドレイン及びソース領域を形成するように構成する。
請求項（抜粋）：
一導電型半導体基板上にゲート絶縁膜を形成し、その上に治具材料膜を形成した後、該治具材料膜をほぼ垂直な一側面を有するようにパターニングする工程、該治具材料膜を有する基板上にゲート電極材料層を形成した後、該ゲート電極材料層を異方性ドライエッチング手段により選択的に除去して該治具材料膜の該一側面部に選択的に壁状のゲート電極パターンを残留せしめる工程、該治具材料膜を除去して一側面がほぼ垂直な壁状のゲート電極パターンを独立せしめる工程、該ゲート電極パターンをマスクにしイオン注入手段により該基板に反対導電型低不純物濃度領域を形成する工程、該ゲート電極パターンを有する基板上にスペーサ材料膜を形成した後、異方性ドライエッチング手段により該スペーサ材料膜を選択的に除去して、該ゲート電極パターンのほぼ垂直な一側面部に選択的に壁状のスペーサパターンを残留せしめる工程、該ゲート電極パターン及びスペーサパターンを一括マスクにしイオン注入手段により該基板内に反対導電型高不純物濃度領域を形成する工程、該反対導電型の低不純物濃度領域及び高不純物濃度領域を活性化して反対導電型の低濃度ドレイン領域及び高濃度ソース領域、高濃度ドレイン領域をそれぞれ形成する工程を含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
H01L 29/78 301 L
, H01L 29/78 301 P
