特許

J-GLOBAL ID：200903029958482179

電力用MOSFET及びその製造方法

発明者： フゥ-イユァン・シィエ ,  マイク・チャング ,  ジュン・ウェイ・チェン ,  キング・オウヤング ,  ドーマン・シー・ピッツァー ,  ジャン・バン・デル・リンデ
出願人/特許権者： シリコニックス・インコーポレイテッド
代理人 (1件)： 大島 陽一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-186306
公開番号（公開出願番号）：特開平7-058333
出願日： 1994年07月15日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 電力用MOSFETデバイス内に強電界の発生することを防止して、MOSFETの性能を向上させることを目的とする。【構成】 主活性領域と、周辺ターミネーション領域とを備えた半導体ボディと、前記活性領域内に配置されたソース領域と、前記ターミネーション領域内に配置されたフィールドプレート領域と、前記活性領域と前記ターミネーション領域の上に配置された第1の絶縁層と、前記活性領域の上の前記第1の絶縁層の上に配置された主多結晶半導体部分と、前記ターミネーション領域の上の前記第1の絶縁層の上に配置された周辺多結晶半導体区分と、前記主多結晶部分と前記周辺多結晶区分の上に配置された第2の絶縁層と、前記主多結晶部分に接触するゲート電極と、ソース電極と、前記半導体ボディに接触するドレイン電極とからなる。

請求項（抜粋）：

電力用MOSFETの製造方法であって、主活性領域及び周辺ターミネーション領域を備えた、第1の導電型の半導体ボディの主面に沿った第1の絶縁層を形成する過程と、前記第1の絶縁層の上に非単結晶半導体層を堆積する過程と、前記ターミネーション領域の上に前記非単結晶層の少なくとも一部を貫通する開口部を形成する過程と、前記開口部を通して前記半導体ボディ内に前記第1の導電型とは相異なる第2の導電型のドーパントを導入し、前記ターミネーション領域に前記第2の導電型のフィールドプレート領域を形成する過程と、前記非単結晶層に沿って及び前記開口部の上に第2の絶縁層を形成する過程と、少なくとも前記第2の絶縁層の一部を選択的に除去し、(a)前記フィールドプレート領域の少なくとも一部と、(b)前記ターミネーション領域の上の前記非単結晶層の少なくとも一部とを露出させる過程と、前記絶縁層の上の導電性材料のパターン化された層を形成し、前記導電性材料の単一の部分が前記フィールドプレート領域と、前記ターミネーション領域の上の前記非単結晶層とに接触し、前記ターミネーション領域の上の前記非単結晶層の露出された部分が、前記活性領域と、前記導電性材料の前記単一の部分の両方を横方向に囲繞するようにする過程と、その後、前記露出された部分の前記非単結晶層をエッチングし、前記ターミネーション領域の上の前記非単結晶層の材料を、(a)前記導電性材料の前記単一の部分に接触する第1の非単結晶区分と、(b)前記第1の非単結晶区分を概ね横方向に囲繞する横方向に分離された第2の非単結晶区分とに分割する過程とを有することを特徴とする電力用MOSFETの製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 29/78 321 S ,  H01L 29/78 321 W ,  H01L 29/78 321 P