特許
J-GLOBAL ID：200903029999108842
半導体基板の加工方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-265021
公開番号（公開出願番号）：特開平5-109691
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】この発明は、半導体基板の特定される領域をエッチングして、半導体を用いた素子の設計製作の自由度を拡大できるようにした半導体基板の加工方法を提供することを目的とする。【構成】GaAs基板11の表面にn型低抵抗層12を形成すると共に、その表面にエピタキシャル成長層13を形成する。エピタキシャル成長層13の表面には、ゲート電極14、ソースおよびドレイン電極15、16を形成すると共に、その裏面にはGaAs基板11、低抵抗層12、エピタキシャル成長層13を貫通してソース電極15に至るビアホール18を形成し、このビアホール18を含むGaAs基板11の裏面に裏面電極19を形成する。この裏面電極には、ゲート電極14の下方に位置してエッチング孔20を形成し、裏面電極19を介して接続されるn型低抵抗層12を陽極として、電解エッチング液内でn型低抵抗層12が選択的にエッチング除去されるようにする。
請求項（抜粋）：
半導体基板のエッチング除去したい領域を、エッチングしたくない他の領域に比較して低抵抗とするエッチング領域指定手段と、前記半導体基板の一方の面に形成され、この基板を貫通して前記低抵抗とされた領域にオーミック接続されるようにして電極を形成する電極形成手段と、前記電極の形成された半導体基板をエッチング材料中に設定するエッチング手段と、前記電極と前記エッチング材料との間に電源を接続設定する電源設定手段とを具備し、前記低抵抗のエッチングしたい領域を通じて電流が流され、前記半導体基板を貫通して前記低抵抗の領域が選択的にエッチング除去されるようにしたことを特徴とする半導体基板の加工方法。
IPC (3件)：
H01L 21/306
, H01L 21/302
, H01L 29/44
