特許

J-GLOBAL ID：200903030008309754

ディジタル信号処理プロセッサのクロック速度制御装置

発明者： 大木 正司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-044294
公開番号（公開出願番号）：特開平10-240371
出願日： 1997年02月27日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】 DSP4に必要なディジタル演算処理が終了してしまっているのにクロック信号6により不必要な動作が継続して行われてしまうので、消費電力が不必要に増加してしまうという課題があった。【解決手段】 DSP40から出力される転送停止信号34,演算終了信号48およびデータ出力部60から出力される転送停止信号54が出力されている時にDSP40へのクロック信号80の出力を遮断するアンド回路83を備えたものである。

請求項（抜粋）：

データを保持する第1のバッファメモリを有するデータ入力部と、上記第1のバッファメモリからデータを入力しクロック信号に同期してそのデータをディジタル演算処理すると共に、第2の転送要求信号を出力してそのディジタル演算処理されたデータを出力し、且つそれらデータの入力とデータのディジタル演算処理とデータの出力とを時間的に各々区分して処理するディジタル信号処理プロセッサと、上記第2の転送要求信号に応じて上記ディジタル信号処理プロセッサからデータを入力しそのデータを第3のバッファメモリに保持すると共に、その第3のバッファメモリに空き容量が所定値以上無い時にそのディジタル信号処理プロセッサからのデータの入力を停止する第2の転送停止信号を出力するデータ出力部と、上記第2の転送要求信号および上記第2の転送停止信号が出力されている時に上記ディジタル信号処理プロセッサへのクロック信号の出力を遮断するクロック信号遮断部とを備えたディジタル信号処理プロセッサのクロック速度制御装置。