特許
J-GLOBAL ID：200903030019091726
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
桑井 清一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-313028
公開番号（公開出願番号）：特開平5-274878
出願日： 1992年10月28日
公開日（公表日）： 1993年10月22日
要約：
【要約】【目的】 本発明の目的は半導体メモリ装置の製造工程の短縮とチップサイズの縮小を図り、しかもビット線の調整レベルを変更できるダミーワード回路を提供することである。【構成】 選択されたビット線対はメモリセル(Q1/Cs)と接続されたビット線(DTP)とダミーセル(Qdw1)に接続されたビット線(DNP)とで構成されており、ビット線対上の差電位はシェアードセンスアンプ(SA700)で増幅される。ダミーセル(Qdw1)はエンハンスメント型トランジスタで構成されており、ダミーワード線(DW1)の電位により一定期間キャパシタとして機能する。ダミーワード線(DW1)はダミーワードドライバ700で駆動され、その電位変化の速度は変化速度制御回路701で決定される。したがって、ダミーセル(Qdw1)がキャパシタとして機能する時間を変更することができ、ビット線(DNP)の調整レベルは変化させることができる。
請求項（抜粋）：
第1メモリセルの接続された第1ビット線対と、第2メモリセルの接続された第2ビット線対と、第1ビット線対と第2ビット線対が選択時に接続されるシェアード型センスアンプと、第1ビット線対とシェアード型センスアンプとの間に介在する第1トランスファーゲートと、第2ビット線対とシェアード型センスアンプとの間に介在する第2トランスファーゲートと、ダミーワード線で活性化されるダミーセルとを備えた半導体メモリ装置において、上記ダミーセルはシェアード型センスアンプの1対の入力ノードにそれぞれ設けられたエンハンスメント型トランジスタで構成され、各エンハンスメント型トランジスタのソース及びドレインは対応する入力ノードに接続され、エンハンスメント型トランジスタのゲートは1対のダミーワード線で選択的に制御されることを特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/409
, G11C 11/401
G11C 11/34 353 A
, G11C 11/34 352 E
