特許

J-GLOBAL ID：200903030024732780

ゲート電極の形成方法

発明者： 小松 裕司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-047752
公開番号（公開出願番号）：特開平9-246206
出願日： 1996年03月05日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 WSix単層膜からなるMOSトランジスタのゲート電極の下地密着性を改善し、かつ低抵抗化する。【解決手段】 成膜時は低ストレス、ゲート電極完成時は低抵抗という相反する要求に応えるため、WSixパターン6iaを最初から固定的な組成比でゲート絶縁膜上に単独形成するのではなく、厚さ20nm以下の薄いアモルファス・シリコン・パターン5aを介在させた形で形成する。上記WSixパターン6iの元となるWSix膜は、SiH2 Cl2 還元CVD法によりアモルファス・シリコン膜との界面近傍のW含有量が高くなるように成膜する。このとき、膜を無理にシリコン・リッチにする必要がないので、膜を低抵抗化できる。上記両パターンは、ソース/ドレイン領域の不純物活性化アニールに伴って相互に反応し、WSix単層膜からなるゲート電極に変化する。

請求項（抜粋）：

ゲート絶縁膜上に、相対的に薄い半導体膜と該半導体膜との界面近傍において相対的に金属含有量が高められた相対的に厚い金属シリサイド膜とを順次成膜してなる積層膜を形成し、この積層膜に熱処理を施すことにより得られるシリサイド単層膜を用いてゲート電極を形成するゲート電極の形成方法。

IPC (8件)：

H01L 21/28 301 ,  H01L 21/205 ,  H01L 21/265 ,  H01L 21/3065 ,  H01L 21/3205 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (7件)：

H01L 21/28 301 D ,  H01L 21/205 ,  H01L 21/265 A ,  H01L 21/302 J ,  H01L 21/88 Q ,  H01L 27/08 321 E ,  H01L 29/78 301 G