特許

J-GLOBAL ID：200903030053905163

半導体記憶装置

発明者： 田原 良昭
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-177761
公開番号（公開出願番号）：特開2001-006371
出願日： 1999年06月24日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】 アドレスバッファの活性化を伴って開始されるアクセスの高速化を図る。【解決手段】 本発明の半導体記憶装置は、アドレスバッファ100を備える。アドレスバッファ100は、アドレス信号の各ビットごとに設けられるアドレス入力回路200-0〜nを含む。アドレス入力回路は、活性化信号FATDによって活性化されるアドレス伝達回路210と、アドレス信号伝達回路の出力を遅延して出力する遅延回路220、230と、アクセスの種類に応じて遅延回路220および遅延回路230のいずれか一方を選択してアドレスデコーダ40に伝達する遅延時間選択回路250を含む。アドレスバッファの活性化を伴って開始されるアクセスにおいては、通常時よりも短い遅延時間が設定される。

請求項（抜粋）：

コマンド信号およびアドレス信号に応じて、データ信号のアクセスを行なう半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、前記アドレス信号に応じて、前記メモリセルの行および列を選択的に活性化するためのアドレスデコード回路と、前記コマンド信号に応じて、前記アドレス信号の取込動作を開始するためにアドレスバッファ活性化信号を活性化するコントロール回路と、前記アドレスバッファ活性化信号が活性状態である場合に、前記アドレス信号を前記アドレスデコード回路に伝達するアドレスバッファ回路とを備え、前記アドレスバッファ回路は、前記コマンド信号に応じて選択される第1および第2の遅延時間のいずれか一方の経過後に、前記アドレス信号を前記アドレスデコード回路に伝達する、半導体記憶装置。

FI (2件)：

G11C 11/34 301 A ,  G11C 11/34 303

Fターム (8件)：

5B015HH04 ,  5B015JJ03 ,  5B015JJ21 ,  5B015KB42 ,  5B015KB50 ,  5B015KB85 ,  5B015KB86 ,  5B015QQ18