特許

J-GLOBAL ID：200903030137314136

半導体装置の製造方法

発明者： 篠崎 敏幸
出願人/特許権者： シャープ株式会社
代理人 (1件)： 井内 龍二
公報種別：公開公報
出願番号（国際出願番号）：特願平4-237890
公開番号（公開出願番号）：特開平6-084846
出願日： 1992年09月07日
公開日（公表日）： 1994年03月25日
要約：

【要約】 (修正有)【構成】 SOI層13上にフォトレジストパターン15を形成する工程とそれをマスクとして13をエッチングして分離する工程と、15を除去した後エッチングによる13の段差を酸化膜16で平坦化と、16上にフォトレジストパターン18を形成し、18をマスクに溝17を形成する工程と、溝17より不純物を13表面から所定の深さまでの領域にのみ導入する工程と、18を除去した後層13の不純物を導入した領域のみを選択的にエッチング除去する工程と、ドープドポリシリコン膜22を形成した後、その膜22をエッチバックすることによりゲート電極14をセルフアラインで形成する工程とを含む。【効果】 チャネルとなるシリコン領域のみを制御よく薄膜化でき、ソース・ドレイン拡散層の厚みを厚くしてその層における抵抗を低減できる。またコンタクトホール形成時のエッチングにより拡散層が消滅することもなく、制御性の良いゲート電極14を形成することができる。

請求項（抜粋）：

SOI(Silicon On Insulator)層上に第1フォトレジストパターンを形成する工程と、該第1フォトレジストパターンをマスクとしてSOI層をエッチングして分離する工程と、前記第1フォトレジストパターンを除去した後エッチングによるSOI層の段差を絶縁膜で平坦化する工程と、該絶縁膜上に第2フォトレジストパターンを形成し、該第2フォトレジストパターンをマスクに前記絶縁膜をエッチングして溝を形成する工程と、該溝より不純物を前記SOI層表面から所定の深さまでの領域にのみ導入する工程と、前記第2フォトレジストパターンを除去した後前記SOI層の不純物を導入した領域のみを選択的にエッチング除去する工程と、ドープドポリシリコン膜を形成した後、該ドープドポリシリコン膜をエッチバックすることにより前記SOI層の選択的にエッチングされた領域及び前記絶縁膜に形成した溝内部にゲート電極をセルフアラインで形成する工程とを含んでいることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/302 ,  H01L 29/784

FI (2件)：

H01L 29/78 311 H ,  H01L 29/78 311 G