特許
J-GLOBAL ID：200903030149291409
電流加算型デジタルアナログ変換回路
発明者：
出願人/特許権者：
代理人 (1件)：
葛野 信一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-000732
公開番号（公開出願番号）：特開平9-191252
出願日： 1996年01月08日
公開日（公表日）： 1997年07月22日
要約：
【要約】【課題】 電流加算型D/A変換回路では、カレントミラー回路によって、各MOSトランジスタQ1〜Q7のソース抵抗の端子電圧が等しくなるよう制御され、ソース抵抗値R1〜R7を変えて、大きさが2のべき数で増加するドレイン電流I1〜I7を流していた。そのため、最低ビットと最高ビットとで抵抗値比(R1/R7)、ゲート幅比(W7/W1)が大きくなりすぎ、IC中のレイアウト面積が大となる。【解決手段】 MOSトランジスタQ1〜Q7とソース抵抗R1〜R7との直列回路群を2組のカレントミラー回路11,12に分けた。そのため、MOSトランジスタのゲートと直流電源VDD間の電圧を上位ビット側の組11と下位ビット側の組12とで等しくする必要がなく、各ソース抵抗による電圧降下、各MOSトランジスタのゲートソース間電圧を各組独自の値に調整することができR1/R7やW7/W1を小さくすることが可能となった。
請求項（抜粋）：
第1の電位源と出力端子間に、第1のMOSトランジスタとソース抵抗との直列回路を所定数並列に接続し、上記各第1のMOSトランジスタのゲートと上記第1の電位源との間に、入力デジタル信号に応じて開閉する各スイッチを介して所定のゲート電圧を印加し、上記出力端子から上記スイッチオンの第1のトランジスタ電流の総和を取出すようにした電流加算型デジタルアナログ変換回路において、上記第1のMOSトランジスタとソース抵抗との直列回路群を複数組に分け、各組毎に、それぞれの組の各第1のMOSトランジスタとカレントミラー回路を構成し、これら第1のMOSトランジスタのゲート電圧印加端子と上記第1の電位源間に、ゲートとドレインが短絡された第2のMOSトランジスタとソース抵抗との直列回路を接続し、これら各組の第2のMOSトランジスタのドレインと第2の電位源間に上記各第1、第2のMOSトランジスタと逆極性の第3のMOSトランジスタを接続し、これら各組の第3のMOSトランジスタとカレントミラー回路を構成し、これら第3のMOSトランジスタと同極性で、ソースが上記第2の電位源に、ドレインが定電流源を介して上記第1の電位源に接続され、ゲートとドレインが短絡されて、上記全組の第3のMOSトランジスタのゲートに接続された第4のMOSトランジスタを設けたことを特徴とする電流加算型デジタルアナログ変換回路。
IPC (4件)：
H03M 1/68
, H03F 3/345
, H03F 3/45
, H03M 1/74
H03M 1/68
, H03F 3/345 B
, H03F 3/45 A
, H03M 1/74
