特許

J-GLOBAL ID：200903030198419933

半導体素子、半導体記憶装置、半導体素子の製造方法

発明者： 小野 隆
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-242276
公開番号（公開出願番号）：特開平10-093081
出願日： 1996年09月12日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 設計基準のゲート長を有するトランジスタにセルフアラインコンタクト技術を適用するに当たり、コンタクトホール29a,29b を設計基準通りの間隔で設けることができる技術を提供する。【解決手段】 トランジスタは、側壁および上面が絶縁膜により覆われているゲート電極19と、ゲート電極の両側それぞれの半導体下地部分に形成された拡散層25a,25b と、拡散層に配線31a,31b を接続するためのコンタクトホール29a,29bと、当該配線31a,31b とを具える。然も、ゲート電極およびコンタクトホールそれぞれの近接する端同士の間隔d1 を設計基準以下の寸法としてある。然も、コンタクトホールに対する配線のゲート長方向に沿う余裕m1 を前記間隔d1 以下としてある。ただし、余裕m1 は0の場合または負の場合があっても良い。

請求項（抜粋）：

側壁および上面が絶縁膜により覆われているゲート電極と、該ゲート電極の両側の半導体下地部分それぞれに形成された拡散層と、該拡散層に配線を接続するため前記ゲート電極両側にそれぞれ形成されたコンタクトホールとを具えた半導体素子において、前記ゲート電極とその両側の前記コンタクトホールそれぞれとの間に形成された第1の間隔と、前記コンタクトホールに対して、前記配線のゲート長方向に延在し、かつ、前記第1の間隔以下となるように形成された配線余裕である第1の余裕とを具えたことを特徴とする半導体素子。

IPC (4件)：

H01L 29/78 ,  H01L 21/3205 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 29/78 301 X ,  H01L 21/88 A ,  H01L 27/10 671 Z ,  H01L 27/10 681 F