特許
J-GLOBAL ID：200903030203843625
デバッグ支援回路、及びエミュレータ
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平4-126858
公開番号（公開出願番号）：特開平5-298138
出願日： 1992年04月20日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 指定したサブル-チンのみの命令フェッチサイクルとデ-タアクセスサイクルとをトレ-スすることができるようにすることである。【構成】 開始条件設定レジスタ310には指定サブルーチンのアドレス範囲と命令フェッチサイクルであることが設定され、停止条件設定レジスタ320には指定サブルーチン以外のアドレス範囲と命令フェッチサイクルであることが設定される。夫々の設定内容は、開始条件検出回路330及び停止条件検出回路340によってエミュレーションバス32の情報と比較され、その結果、指定サブル-チンの命令フェッチでフラグFFがセットされ、指定サブル-チンのアドレス範囲外の命令フェッチでフラグFFがリセットされる。フラグFFのセット状態に呼応してトレースメモリ360がチップ選択され、リセット状態に呼応してチップ非選択にされる。
請求項（抜粋）：
アドレス範囲とアクセス種別とによって開始条件が設定される開始条件設定手段と、アドレス範囲とアクセス種別とによって停止条件が設定される停止条件設定手段と、アドレス信号及びアクセス種別を示す制御信号と前記開始条件設定手段に設定された条件との一致を検出する開始条件検出手段と、アドレス信号及びアクセス種別を示す制御信号と前記停止条件設定手段に設定された条件との一致を検出する停止条件検出手段と、前記開始条件検出手段による条件一致検出に基づいて所定のデバッグ支援動作の開始を指示し、前記停止条件検出手段による条件一致検出に基づいてデバッグ支援動作の停止を指示するための制御手段と、を含んで成るデバッグ支援回路。
IPC (2件)：
G06F 11/22 340
, G06F 11/28 310
