特許
J-GLOBAL ID：200903030229054483
減算回路
発明者：
出願人/特許権者：
代理人 (1件)：
渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-324503
公開番号（公開出願番号）：特開2003-132300
出願日： 2001年10月23日
公開日（公表日）： 2003年05月09日
要約：
【要約】【課題】高精度かつ高速に減算処理を行うことができる減算回路を提供する。【解決手段】本発明の減算回路は、オペアンプの出力端子とグランドとの間に、直列に接続されたスイッチ素子および容量素子を備えている。このスイッチ素子を介して、信号のサンプリング期間に、容量素子をオペアンプの出力端子に電気的に接続し、サンプリング期間後は、オペアンプの出力端子から容量素子を電気的に切り離す。これにより、サンプリング期間中に、オペアンプの出力端子側に漏れる信号の高域成分を吸収し、高精度かつ高速に減算処理を行うことができる。
請求項（抜粋）：
第1および第2の信号をそれぞれサンプリングする第1および第2のスイッチ素子と、これらの第1および第2のスイッチ素子によってそれぞれサンプリングされた第1および第2の信号をそれぞれホールドする第1および第2の容量素子と、第1および第2の入力端子が前記第1および第2の容量素子の一方の端子にそれぞれ接続され、前記第2の入力端子が仮想接地されたオペアンプと、このオペアンプの出力端子と前記第1の入力端子との間に並列に接続された第3のスイッチ素子および第3の容量素子と、前記オペアンプの出力端子とグランドとの間に直列に接続された第4のスイッチ素子および第4の容量素子と、前記第1および第2の容量素子の他方の端子の間に接続された第5のスイッチ素子とを備え、前記第1、第2、第3および第4のスイッチ素子はサンプリングクロックに同期してオンし、前記第5のスイッチ素子は前記サンプリングクロックの反転クロックに同期してオンすることを特徴とする減算回路。
IPC (2件)：
FI (2件)：
Fターム (2件)：
引用特許：
出願人引用 (3件)
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特開昭57-113178
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特開昭59-158616
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特開平3-033988
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