トップゲート型薄膜トランジスタ及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：津軽進 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-552436
公開番号（公開出願番号）：特表2003-520433
出願日： 2000年12月27日
公開日（公表日）： 2003年07月02日
要約：

【要約】アモルファスシリコン層の上に、ゲート絶縁層とその直上の上部ゲート導体16とを有する絶縁ゲート構造体14を形成するトップゲート型薄膜トランジスタの製造方法に関するものである。上記ゲート導体は、ソース電極コンタクト部とドレイン電極コンタクト部との間に設けられるべき間隔よりも狭くパターニングされる。ポリシリコン部を形成ために、ゲート導体16により遮蔽されていないアモルファスシリコン層12の領域のレーザアニールが行われる。ゲート絶縁体層は、第1の屈折率のゲート絶縁体層14,14b及びその上に位置する第2のより低い屈折率の表面絶縁体層14cとして形成される。上記表面絶縁体層は、ゲート絶縁体層の特定の厚さに依存して上記構造体の反射率の変動を低減することが見出された。従って、ゲート絶縁体層の厚さに関する公差が低減され得る一方で、レーザアニールプロセスの制御が維持される。

請求項（抜粋）：

絶縁基板の上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン層の上に、ゲート絶縁体層とこのゲート絶縁体層のすぐ上の上部ゲート導体とを有すると共に、前記ゲート導体が、前記シリコン層へのソース電極コンタクト部とドレイン電極コンタクト部との間に設けられるべき間隔よりも狭くなるようにパターニングされた絶縁ゲート構造体を形成する工程と、多結晶シリコン部を形成するために、前記ゲート絶縁体層全体を介して、前記ゲート導体により遮蔽されていない前記アモルファスシリコン層の領域をレーザアニールする工程とを含むトップゲート型薄膜トランジスタの製造方法であって、前記ゲート絶縁体層が、第1の屈折率のゲート絶縁体層及びその上に位置する第2のより低い屈折率の表面絶縁体層として形成される方法。

IPC (6件)：

H01L 21/336 , H01L 21/20 , H01L 21/22 , H01L 21/225 , H01L 21/265 602 , H01L 29/786

FI (8件)：

H01L 21/20 , H01L 21/22 E , H01L 21/225 D , H01L 21/265 602 C , H01L 29/78 627 G , H01L 29/78 617 U , H01L 29/78 627 C , H01L 29/78 617 T

Fターム (39件)：

5F052AA02 , 5F052BB07 , 5F052CA07 , 5F052DA02 , 5F052FA19 , 5F052FA21 , 5F052HA06 , 5F052HA07 , 5F052JA01 , 5F110AA16 , 5F110AA26 , 5F110BB01 , 5F110CC02 , 5F110CC06 , 5F110DD02 , 5F110DD13 , 5F110DD14 , 5F110EE03 , 5F110FF02 , 5F110FF03 , 5F110FF10 , 5F110FF12 , 5F110GG02 , 5F110GG13 , 5F110GG15 , 5F110GG42 , 5F110HJ01 , 5F110HJ16 , 5F110HJ23 , 5F110HK04 , 5F110HK06 , 5F110HK07 , 5F110HK25 , 5F110HK39 , 5F110PP03 , 5F110PP04 , 5F110PP16 , 5F110PP27 , 5F110QQ11

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