特許

J-GLOBAL ID：200903030236699015

フレーム同期回路

発明者： 中村 善律
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-005705
公開番号（公開出願番号）：特開平5-191397
出願日： 1992年01月16日
公開日（公表日）： 1993年07月30日
要約：

【要約】 (修正有)【目的】 疑似フレームパターンによる同期確立の遅れがなく、またフレームカウンタへ与えるクロックCLK をマスクする必要がなく、素子の遅延による問題がないフレーム同期回路を提供する。【構成】 1フレーム中のクロック数を循環計数するカウンタ2と、フレームパターンを検出してフレームパターン検出信号を出力する検出回路1と、所定条件下で検出回路1の出力信号が得られた時のカウンタ2の計数値をラッチするラッチ回路7のラッチ計数値とカウンタ2の計数値の一致を調べ、一致時に所定信号を出力するデコーダ8、及びデコーダ8の出力信号と検出回路1の出力信号とを調べ、一致時に一致検出信号を出力する一致検出部3を備え、一致検出信号が所定フレーム連続した場合に同期確立となる回路20a,20b ...20n とを具備する。

請求項（抜粋）：

所定ビット数のビットシリアルデータで構成された各フレームにフレームパターンを含むデータから、各ビットに同期するクロックを用いてフレームパターンを検出して同期確立をするフレーム同期回路において、前記クロックを計数対象とし、1フレーム中のクロック数を循環計数するカウンタ(2)と、フレームパターンを検出してフレームパターン検出信号を出力するフレームパターン検出回路(1)と、所定条件下でフレームパターン検出回路(1)の出力信号が得られた時の前記カウンタ(2)の計数値をラッチするラッチ回路(7)、ラッチ回路(7)のラッチ計数値と前記カウンタ(2)の計数値の一致を調べ、一致時に所定信号を出力するデコーダ(8)、及びデコーダ(8)の出力信号とフレームパターン検出回路(1)の出力信号との一致を調べ、一致時に一致検出信号を出力する一致検出部(3)を備え、一致検出信号が所定フレーム連続した場合に同期確立となる回路(20a,20b ...20n )複数とを具備することを特徴とするフレーム同期回路。