特許
J-GLOBAL ID：200903030240644322
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-087212
公開番号（公開出願番号）：特開平8-287681
出願日： 1995年04月12日
公開日（公表日）： 1996年11月01日
要約：
【要約】【目的】 小さなセンスアンプ面積でデータの読み出しを高速化できるDRAMを提供すること。【構成】 DRAMにおいてセンスアンプ回路の一部を、/BL,BLをそれぞれゲート入力、センスアンプ活性化信号/SANをソース入力とする第1,第2のトランジスタQ9,Q10と、BLをドレイン入力、制御信号/DIVをゲート入力とし、ソースがQ9 のドレインに接続された第3のトランジスタQ14と、/BLをドレイン入力、/DIVをゲート入力とし、ソースがQ10のドレインに接続された第4のトランジスタQ13と、Q14のソースをドレイン入力、カラム選択信号CSLをゲート入力とし、ソースがデータ読み書き線DQに接続された第5のトランジスタQ11と、Q13のソースをドレイン入力、CSLをゲート入力とし、ソースがデータ読み書き線/DQに接続された第6のトランジスタQ12とから構成した。
請求項（抜粋）：
複数のワード線と複数のビット線の交点に選択的に配置されるメモリセルからなるメモリセルアレイと、複数のビット線のうち各々2本のビット線を対としたビット線対の電位差を増幅するセンスアンプ回路とを備えた半導体記憶装置において、前記センスアンプ回路は、前記ビット線対の一方である第1のビット線をゲート入力とし、かつ第1のセンスアンプ活性化信号をソース入力とする第1のトランジスタと、前記ビット線対の他方である第2のビット線をゲート入力とし、かつ第1のセンスアンプ活性化信号をソース入力とする第2のトランジスタと、第2のビット線をドレイン入力とし、かつ制御信号をゲート入力とし、ソースが第1のトランジスタのドレインに接続された第3のトランジスタと、第1のビット線をドレイン入力とし、かつ制御信号をゲート入力とし、ソースが第2のトランジスタのドレインに接続された第4のトランジスタと、第3のトランジスタのソースをドレイン入力とし、かつカラム選択信号をゲート入力とし、ソースが第2のデータ読み書き線に接続された第5のトランジスタと、第4のトランジスタのソースをドレイン入力とし、かつカラム選択信号をゲート入力とし、ソースが第1のデータ読み書き線に接続された第6のトランジスタと、から構成されるセンス回路を有することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/409
, H01L 27/108
, H01L 21/8242
G11C 11/34 353 A
, H01L 27/10 681 G
