特許
J-GLOBAL ID：200903030260108311
半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小堀 益
公報種別：公開公報
出願番号（国際出願番号）：特願平5-338257
公開番号（公開出願番号）：特開平6-232373
出願日： 1993年12月28日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】製造工程の途中に生成される不純物粒子による電気ブリッジの発生を防止するためのNAND形メモリセル構造を有する半導体メモリ装置を提供する。【構成】スタンバイの際VCCの印加されるワードラインとVSSの印加されるストリング選択ラインとの間隔と、ストリング選択トランジスタと隣接するセルトランジスタのワードライン間の間隔を、セルトランジスタのワードライン間の間隔より大きくレイアウトし、NAND形メモリセル特有のスタンバイ条件による初期スタンバイ電流不良を予防する。製造工程途中に発生する不純物粒子によるワードラインとストリング選択ラインとのブリッジを防止する。【効果】これにより、メモリ装置内に内蔵されるデータ訂正手段によるチップの救済が可能である。
請求項（抜粋）：
ストリング選択トランジスタとセルトランジスタが直列で連結され一つのストリングを成すNAND形のメモリセル構造を有する半導体メモリ装置において、前記ストリング選択トランジスタのストリング選択ライン間の間隔が前記セルトランジスタのワードライン間の間隔より広いことを特徴とする半導体メモリ装置。
IPC (2件)：
FI (2件)：
H01L 27/10 433
, G11C 17/00 304 A
