特許
J-GLOBAL ID：200903030260239637
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-245317
公開番号（公開出願番号）：特開平10-093025
出願日： 1996年09月17日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 同一基板上に高性能のSi系nチャネル及びpチャネルのヘテロ接合FETを整合性良く作成し、高速化・高性能化をはかる。【解決手段】 同一基板上にpチャネル及びnチャネルのヘテロ接合FETを集積化した相補型インバータにおいて、Si基板30上に、格子緩和状態のSiGeからなり電子の供給層となる第1の半導体層31と、引っ張り歪み状態のSiからなり電子のチャネル層及び正孔の供給層となる第2の半導体層32と、格子緩和状態のSiGeからなり正孔のチャネル層となる第3の半導体層33とを順次積層し、第3の半導体層33上の一部領域にゲート電極36及びソース・ドレイン電極37を設けてpチャネルヘテロ接合FETを構成し、第3の半導体層33を除去し、露出した第2の半導体層32上にゲート電極34及びソース・ドレイン電極35を設けてnチャネルヘテロ接合FETを構成した。
請求項（抜粋）：
シリコン基板上に、格子緩和状態のシリコンゲルマニウム層からなり電子の供給層となる第1の半導体層、引っ張り歪み状態のシリコン層からなり電子のチャネル層及び正孔の供給層となる第2の半導体層、格子緩和状態のシリコンゲルマニウム層からなり正孔のチャネル層となる第3の半導体層を順次積層してなる積層構造部と、第3の半導体層上の一部領域に設けられたゲート電極と、このゲート電極を挟んで第3の半導体層上に設けられたソース・ドレイン電極とを有するpチャネルヘテロ接合FETと、前記pチャネルヘテロ接合FETが形成されている領域とは異なる領域の第3の半導体層が除去され、露出した第2の半導体層上に設けられたゲート電極と、このゲート電極を挟んで第2の半導体層上に設けられたソース・ドレイン電極とを有するnチャネルヘテロ接合FETと、を具備してなることを特徴とする半導体装置。
IPC (4件)：
H01L 27/095
, H01L 29/778
, H01L 21/338
, H01L 29/812
H01L 29/80 E
, H01L 29/80 H
