特許
J-GLOBAL ID：200903030301669005
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平6-269203
公開番号（公開出願番号）：特開平8-130467
出願日： 1994年11月02日
公開日（公表日）： 1996年05月21日
要約：
【要約】【目的】 PLLのロックアップ時間の短いPLL回路を実現する。【構成】 電圧制御発振器1の発振出力信号と基準信号との位相比較結果が位相比較器5から出力されていないとき、その発振出力信号の周波数を周波数カウンタ8で測定し、この測定結果に応じて電圧制御発振器1の発振周波数を制御する。【効果】 位相比較器5の出力が高インピーダンス状態にある時でも、電圧制御発振器1の発振周波数を制御するため、PLLのロックアップ時間を短縮することができる。
請求項（抜粋）：
電圧制御発振器と、この発振出力信号と基準信号との位相を比較しその比較結果に応じた比較結果信号を出力する第1の比較手段とを有し、この比較結果信号に応じて前記電圧制御発振器の発振周波数を制御するPLL回路であって、前記比較結果信号が出力されていないときに前記発振出力信号の周波数を測定する測定手段と、この測定結果に応じて前記電圧制御発振器の発振周波数を制御する制御手段とを含むことを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/10 B
, H03L 7/08 P
