特許
J-GLOBAL ID：200903030303254813
CMOS論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-346028
公開番号（公開出願番号）：特開平10-190442
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 一対のPMOSトランジスタMP1,MP2から成るクランプ回路CLPと、それぞれ少なくとも1つのNMOSトランジスタMN1,MN2を備える2つの関数回路FUN1,FUN2とを備え、パルス電源φによって駆動され、出力ノードHO1,HO2が断熱充電されるCMOS論理回路LOGにおいて、NMOSトランジスタMN1,MN2のローレベル出力時における動作を、回路規模の増大を招くことなく、安定させる。【解決手段】 SOI構造等の各MOSトランジスタの基板電位を個別に制御できる構造とし、MN1,MN2の基板電極BN1,BN2を出力ノードHO1,HO2にクロス接続し、ローレベル出力時に順方向バイアスを印加する。これによって、両入力ノードHI1,HI2がローレベルとなる「HOLD」動作時においても、ローレベルを出力する側のNMOSトランジスタはノーマリ・オンとなる。
請求項（抜粋）：
一対のPMOSトランジスタを備え、各PMOSトランジスタのゲート電極は対を成す他方のPMOSトランジスタのドレイン電極にクロス接続され、ソース電極は共にパルス電源に接続されるクランプ回路と、少なくとも1つのNMOSトランジスタを備え、該NMOSトランジスタのゲート電極をそれぞれ入力ノードとし、一端が共通に定電圧源に接続され、他端は対応する前記PMOSトランジスタのドレイン電極にそれぞれ接続されて出力ノードとなる2つの関数回路とを含むCMOS論理回路において、前記2つの関数回路をそれぞれ構成しているNMOSトランジスタの基板電極は、他方の関数回路の出力ノードにクロス接続されることを特徴とするCMOS論理回路。
IPC (2件)：
H03K 19/0948
, H03K 19/0185
H03K 19/094 B
, H03K 19/00 101 E
