3トランジスタ型DRAM

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-177556
公開番号（公開出願番号）：特開2000-011642
出願日： 1998年06月24日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】低電源電圧下においても高速読み出し可能な3トランジスタ型DRAMを提供する。【解決手段】電荷蓄積トランジスタMC11、書き込みアクセストランジスタMW11、および読み出しアクセストランジスタMR11を有する3トランジスタ型DRAMにおいて、書き込みモード時には制御信号S11をローレベルで出力し、読み出しモード時のアクセス期間には制御信号S11をハイレベルで出力するソース制御回路CTR11と、ソース制御回路CTR11による制御信号S11をハイレベルで入力すると、電荷蓄積トランジスタMC11のソースMCS11を負の電位-Vbbにドライブし、制御信号S11をローレベルで入力すると電荷蓄積トランジスタMC11のソースMCS11を0Vにドライブするソース電位制御バッファBF11とを設ける。

請求項（抜粋）：

電界効果トランジスタからなる電荷蓄積トランジスタ、書き込みアクセストランジスタ、および読み出しアクセストランジスタを有する3トランジスタ型DRAMであって、書き込みモード時に、所定の電位の保持される書き込みビット線と、書き込みモード時に、上記書き込みアクセストランジスタを導通状態に保持させることが可能な電位に保持される書き込みワード線と、読み出しモード時に、所定の電位にプリチャージされる読み出しビット線と、読み出しモード時に、上記読み出しアクセストランジスタを導通状態に保持させることが可能な電位に保持される読み出しワード線とを有し、上記書き込みアクセストランジスタが、上記電荷蓄積トランジスタのゲートと上記書き込みビット線間に接続され、ゲートが上記書き込みワード線に接続され、上記読み出しアクセストランジスタが、上記電荷蓄積トランジスタのドレインと上記読み出しビット線間に接続され、ゲートが上記読み出しワード線に接続され、かつ、読み出しモード時に、上記電荷蓄積トランジスタのソース電位を絶対値が基準電位より大きい電位に保持する制御回路を有する3トランジスタ型DRAM。

IPC (3件)：

G11C 11/405 , H01L 21/8242 , H01L 27/108

FI (2件)：

G11C 11/34 352 B , H01L 27/10 321

Fターム (9件)：

5B024AA15 , 5B024BA01 , 5B024CA07 , 5B024CA18 , 5F083AD69 , 5F083GA01 , 5F083GA05 , 5F083LA09 , 5F083LA16

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