特許

J-GLOBAL ID：200903030388025664

半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法

発明者： 三井田 ▲高▼ ,  川尻 和廣 ,  廣田 良浩
出願人/特許権者： イノテック株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-003960
公開番号（公開出願番号）：特開2002-190536
出願日： 2001年01月11日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】 構造自体の信頼性が高く、かつ過大な書き込みを行なっても捕獲電荷の局在化を維持しつつ微細化が可能であり、さらに閾値電圧のばらつきを抑制することができる半導体記憶装置の製造方法を提供する。【解決手段】 相対する第2の絶縁膜26a、26bの側面を有し、かつ底部に第1の絶縁膜22が露出する凹部32を形成する工程と、凹部32を介して半導体基板21に一導電型不純物を導入し、一導電型不純物の導入領域を反対導電型領域23から一導電型領域33aに変換する工程と、凹部32内の相対する第2の絶縁膜26a、26bの側面から凹部32の底部上にかけて第1の導電体膜からなる側壁を形成する工程と、凹部32を橋渡しし、かつ側壁表面の絶縁膜及び凹部32の底部上に帯状の第2の導電体膜を形成する工程とを有する。

請求項（抜粋）：

一導電型の半導体基板上に第1の絶縁膜を形成する工程と、前記半導体基板の表層に反対導電型領域を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜を選択的に除去し、相対する第2の絶縁膜の側面を有し、かつ底部に前記第1の絶縁膜が露出する凹部を形成する工程と、前記凹部を介して前記半導体基板に一導電型不純物を導入し、前記一導電型不純物の導入領域を前記反対導電型領域から一導電型領域に変換する工程と、全面に第1の導電体膜を形成する工程と、前記第1の導電体膜を異方性エッチングして、前記凹部内の相対する第2の絶縁膜の側面から前記凹部の底部上にかけて前記第1の導電体膜からなる側壁を形成する工程と、前記側壁の表面に絶縁膜を形成する工程と、全面に第2の導電体膜を形成する工程と、前記第2の導電体膜を選択的に除去して、前記凹部を橋渡しし、かつ前記側壁表面の絶縁膜及び前記凹部の底部上に帯状の前記第2の導電体膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 621 Z ,  H01L 27/10 434

Fターム (55件)：

5B025AA04 ,  5B025AB02 ,  5B025AC01 ,  5B025AE00 ,  5F001AA09 ,  5F001AA21 ,  5F001AA22 ,  5F001AA30 ,  5F001AA34 ,  5F001AA60 ,  5F001AA62 ,  5F001AA63 ,  5F001AB03 ,  5F001AC06 ,  5F001AD05 ,  5F001AD60 ,  5F001AD63 ,  5F001AE02 ,  5F001AE03 ,  5F001AF20 ,  5F001AG07 ,  5F083EP03 ,  5F083EP09 ,  5F083EP13 ,  5F083EP14 ,  5F083EP15 ,  5F083EP22 ,  5F083EP24 ,  5F083ER02 ,  5F083ER04 ,  5F083ER05 ,  5F083ER06 ,  5F083GA15 ,  5F083NA01 ,  5F083NA03 ,  5F083PR09 ,  5F083PR29 ,  5F083ZA21 ,  5F101BA03 ,  5F101BA04 ,  5F101BA12 ,  5F101BA16 ,  5F101BA24 ,  5F101BA33 ,  5F101BA35 ,  5F101BA36 ,  5F101BB04 ,  5F101BC11 ,  5F101BD31 ,  5F101BD35 ,  5F101BD38 ,  5F101BE02 ,  5F101BE05 ,  5F101BF05 ,  5F101BH19