特許

J-GLOBAL ID：200903030441354918

誤り訂正復号回路

発明者： 田島 一幸 ,  河合 正昭 ,  篠宮 知宏 ,  阿比留 節雄 ,  ▲廣▼田 正樹 ,  宮部 正剛
出願人/特許権者： 富士通株式会社
代理人 (1件)： 穂坂 和雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-226414
公開番号（公開出願番号）：特開平9-074359
出願日： 1995年09月04日
公開日（公表日）： 1997年03月18日
要約：

【要約】【課題】本発明は誤り訂正復号回路に関し,リード・マラー符号の復号を簡単な論理回路を用いてROMを使用せずに高速動作を可能にすることを目的とする。【解決手段】符号長が2S で元の情報の各項a0 〜ai (a0 が最下位)がv0〜vi を一次の各基底として式,x=a0 v0 +a1 v1 ・・+ai-1 vi-1 により2元一次のリード・マラー符号化された信号xを受け取って誤り訂正と復号を行うため,入力信号xの各ビット信号(x0 ...xp )が並列に入力され,a1〜ai の各項に対応して設けたそれぞれ2入力の2S-1 個の加算回路で構成された多数決方程式計算部を備える。そこからの2S-1 個の各出力は各nビット多数決誤り訂正部でn(=2S-2 -1)ビットの誤り訂正を行って符号a1 〜ai を発生し,a0 の項抽出部で入力信号と各符号a1 〜ai によりa0 項を抽出し,次にnビット多数決誤り訂正部で誤り訂正を行うよう構成する。

請求項（抜粋）：

符号長が2S で元の情報の各項a0 〜ai (a0 が最下位)がv0 〜vi を零次および一次の各基底として次の式x=a0 v0 +a1 v1 +・・・+ai-1 vi-1 +ai viにより2元一次のリード・マラー符号化された信号xを受け取って誤り訂正と復号を行う誤り訂正復号回路において,入力信号xの各ビット信号(x0 1 xp :p=2S -1)が並列に入力され,a1 〜ai の各項に対応して設けられそれぞれ2入力の2S-1 個の加算回路で構成された多数決方程式計算部と,前記各多数決方程式計算部からの2S-1 個の出力が入力されてそれぞれnビット(n=2S-2 -1)の多数決誤り訂正出力を発生してそれぞれ符号a1 〜aiの各出力を発生するnビット多数決誤り訂正部と,入力信号と前記各nビット多数決誤り訂正部の全ての出力とが入力されて符号a0 項を抽出するa0 の項抽出部と,その出力である2S 個の信号から誤り訂正したa0 を発生するnビット多数決誤り訂正部とで構成されることを特徴とする誤り訂正復号回路。

IPC (2件)：

H03M 13/00 ,  G06F 11/10 330

FI (2件)：

H03M 13/00 ,  G06F 11/10 330 S