特許

J-GLOBAL ID：200903030444177510

並列計算機システムにおける乱数列生成処理方式

発明者： 藤崎 正英 ,  奥田 基
出願人/特許権者： 富士通株式会社
代理人 (1件)： 森田 寛 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211131
公開番号（公開出願番号）：特開平6-202856
出願日： 1992年08月07日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】本発明は、並列計算機システムにおける乱数列生成処理方式に関し、各プロセッサエレメントが、異なる並びを持つ長い周期の乱数列を高速に生成できるようにすることを目的とする。【構成】複数のプロセッサエレメントから構成される並列計算機システムにおいて、親プロセッサエレメントが、乱数初期値を生成して、この乱数初期値を通信機構や共有メモリを利用して子プロセッサエレメントに分配し、子プロセッサエレメントが、この分配される乱数初期値を種として用いて、M系列の乱数列生成方法に従って乱数列を生成していくように構成する。

請求項（抜粋）：

複数のプロセッサエレメントから構成される並列計算機システムにおいて、いずれかのプロセッサエレメントが、乱数の初期値を生成し、乱数生成を要求されるプロセッサエレメントは、生成された乱数初期値の内の自エレメント宛の乱数初期値を用いて、M系列の乱数生成方法に従って新たな乱数列を生成していくよう処理することを、特徴とする並列計算機システムにおける乱数列生成処理方式。