特許
J-GLOBAL ID:200903030462964341
半導体集積回路装置およびその製造方法
発明者:
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出願人/特許権者:
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代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願平4-046887
公開番号(公開出願番号):特開平5-251653
出願日: 1992年03月04日
公開日(公表日): 1993年09月28日
要約:
【要約】【目的】 縦形npnバイポーラトランジスタと、縦形pnpバイポーラトランジスタと、CMOS回路と、所定の半導体集積回路素子を構成するn形半導体領域とを同一半導体基板上に有するSRAM形半導体集積回路装置の製造工程数を低減する。【構成】 縦形pnpバイポーラトランジスタQ1 、pチャネルMOSトランジスタQ2 、nチャネルMOSトランジスタQ3 、SRAMのメモリセル1および縦形pnpバイポーラトランジスタQ4 を同一半導体基板上に有するSRAMの製造方法であって、SRAMのメモリセル1の下層における素子分離用のn形半導体層25n1 を形成する際に、縦形pnpバイポーラトランジスタQ4 の下層における素子分離用のn形半導体層25n2 を同時に形成する。
請求項(抜粋):
縦形npnバイポーラトランジスタと、縦形pnpバイポーラトランジスタと、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタからなるCMOS回路と、所定の半導体集積回路素子を構成するn形半導体領域とを半導体基板上に有し、前記所定の半導体集積回路素子を構成するn形半導体領域の下層にp形半導体領域を設けるとともに、そのp形半導体領域の下層に素子分離用のn形半導体領域を設けた半導体集積回路装置において、前記縦形pnpバイポーラトランジスタの下層に、前記素子分離用のn形半導体領域を設けたことを特徴とする半導体集積回路装置。
IPC (2件):
H01L 27/10 371
, H01L 27/06
FI (2件):
H01L 27/06 321 C
, H01L 27/06 321 E
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