特許

J-GLOBAL ID：200903030464127285

マルチコア・プロセッサにより演算を行う技術

発明者： 井上 拓
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (5件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博 ,  龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2007-014943
公開番号（公開出願番号）：特開2008-181386
出願日： 2007年01月25日
公開日（公表日）： 2008年08月07日
要約：

【課題】マルチコア・プロセッサを用いて行列演算を効率的に行う。【解決手段】このシステムは、行列およびベクトルの積を算出するために、システムメモリに、行列の非ゼロ要素を配列した要素行列、および、行列の非ゼロ要素の位置を示す配置行列を記憶し、第1局所メモリに第1部分ベクトルを記憶し、第2局所メモリに第2部分ベクトルを記憶する。そして、要素行列および配置行列の行列要素を一部ずつ順次読み出して第1局所メモリに格納し、その読み出し毎に、第1部分ベクトルのうち配置行列から読み出した行列要素に対応する要素を、要素行列から読み出した行列要素に乗じる。また、その演算毎に、第1局所メモリから要素行列および配置行列の一部の行列要素を読み出して第2の局所メモリに格納し、その読み出し毎に、第2部分ベクトルのうち配置行列から読み出した行列要素に対応する要素を、要素行列から読み出した行列要素に乗じ、演算結果を出力する。【選択図】図4

請求項（抜粋）：

システムメモリと、プロセッサおよび局所メモリを有するプロセッシング・エレメントを複数有するマルチコア・プロセッサとを備え、入力した行列およびベクトルの積を算出するシステムであって、 前記システムメモリは、入力した前記行列の非ゼロ要素を配列した要素行列、および、入力した前記行列の非ゼロ要素の位置を示す配置行列を記憶しており、 第1の前記プロセッシング・エレメントに含まれる第1の局所メモリは、入力した前記ベクトルの一部である第1部分ベクトルを記憶しており、 第2の前記プロセッシング・エレメントに含まれる第2の局所メモリは、入力した前記ベクトルの他の一部である第2部分ベクトルを記憶しており、 前記システムメモリに記憶された前記要素行列および前記配置行列のそれぞれから、行列要素の一部ずつを順次読み出して、既に読み出した行列要素に代えて前記第1の局所メモリに格納する第1読出部と、 前記第1読出部により行列要素の一部が読み出される毎に、前記第1部分ベクトルのうち、前記配置行列から読み出された各行列要素が示す非ゼロ要素の位置に対応する要素を、前記要素行列から読み出された各非ゼロ要素に乗じる演算を、前記第1のプロセッシング・エレメントに含まれる第1プロセッサの動作により行う第1演算部と、 前記第1演算部により演算が行われる毎に、前記第1の局所メモリから前記要素行列および前記配置行列の一部の行列要素を読み出して、既に読み出した行列要素に代えて前記第2の局所メモリに格納する第2読出部と、 前記第2読出部により行列要素の一部が読み出される毎に、前記第2部分ベクトルのうち、前記配置行列から読み出された各行列要素が示す非ゼロ要素の位置に対応する要素を、前記要素行列から読み出された各非ゼロ要素に乗じる演算を、前記第2のプロセッシング・エレメントに含まれる第2プロセッサの動作により行う第2演算部と、 前記第2プロセッサの動作により、前記第1演算部および前記第2演算部による演算結果に基づいて、入力した前記行列および前記ベクトルの積を示すベクトルの各要素を生成して前記システムメモリに格納する出力部と を備えるシステム。

IPC (2件)：

G06F 17/16 ,  G06F 17/12

FI (2件)：

G06F17/16 P ,  G06F17/12

Fターム (5件)：

5B056AA05 ,  5B056AA06 ,  5B056BB02 ,  5B056BB38 ,  5B056EE03