特許

J-GLOBAL ID：200903030475334452

半導体集積回路及びその設計方法及び設計プログラムを記録した記録媒体

発明者： 沖 祐児
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-178349
公開番号（公開出願番号）：特開2001-358301
出願日： 2000年06月14日
公開日（公表日）： 2001年12月26日
要約：

【要約】【課題】 メタル配線層のエッチング工程において、ゲート電極への電荷チャージに起因するゲート絶縁膜の劣化及びリーク電流の発生を防止できる構造を有する半導体集積回路を提供する。【解決手段】 複数のANDセル又はORセルの内の所定数のセルにおいて、少なくとも1つの入力端子がセル内部で高電位側の電源配線又は低電位側の電源配線に接続されている。

請求項（抜粋）：

半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、各々のゲート電極の両側の前記半導体基板内に形成され、複数のトランジスタを構成する不純物拡散領域と、前記複数のゲート電極及び前記不純物拡散領域に電気的に接続されて複数のANDセル又はORセルを画定する複数のセル内配線と、前記複数のセル内配線に電気的に接続されて前記複数のANDセル又はORセルに高電位側の電源電位を供給する高電位側の電源配線と、前記複数のセル内配線に電気的に接続されて前記複数のANDセル又はORセルに低電位側の電源電位を供給する低電位側の電源配線と、を具備し、前記複数のANDセル又はORセルの内の所定数のセルにおいて、少なくとも1つの入力端子がセル内部で前記高電位側の電源配線又は前記低電位側の電源配線に接続されていることを特徴とする半導体集積回路。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 17/50 658 ,  H01L 21/82 ,  H01L 27/118

FI (5件)：

G06F 17/50 658 K ,  H01L 27/04 D ,  H01L 21/82 B ,  H01L 21/82 M ,  H01L 27/04 H

Fターム (21件)：

5B046AA08 ,  5B046BA06 ,  5F038BH01 ,  5F038BH11 ,  5F038CA04 ,  5F038CD02 ,  5F038EZ08 ,  5F038EZ15 ,  5F038EZ20 ,  5F064AA03 ,  5F064AA04 ,  5F064BB03 ,  5F064BB04 ,  5F064BB35 ,  5F064DD25 ,  5F064EE05 ,  5F064EE08 ,  5F064EE27 ,  5F064EE52 ,  5F064GG03 ,  5F064HH06