特許
J-GLOBAL ID：200903030476977721
半導体集積回路装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平4-303542
公開番号（公開出願番号）：特開平6-151751
出願日： 1992年11月13日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】 下部電極の表面に絶縁性の自然酸化膜が形成されるのを防ぎ、以て電荷の蓄積容量の増大を可能ならしめる半導体集積回路装置及びその製造方法を提供する。【構成】 このDRAM100では、積層形のメモリセルにおいて、多結晶シリコンからなる下部電極1と酸化タンタルからなる容量絶縁膜2との境界部分に、容量絶縁膜2の形成時における下部電極1の酸化を防ぐための酸化保護膜3が介設されている。酸化保護膜3は、半導体基板4上に被着させた金属チタン膜15をアニール処理してチタンシリサイド膜16にし、エッチング処理後さらに窒化してその表面を窒化チタン層17に変えることにより得られる。【効果】 設計値通りの電荷の蓄積容量が得られるだけでなく、その増大を図ることも可能で、DRAMの高集積化が可能となる。
請求項（抜粋）：
下部電極上に容量絶縁膜が積層され、さらにその上に上部電極が積層されてなる容量素子を有する半導体集積回路装置において、前記下部電極と前記容量絶縁膜との境界部分に、耐酸化性を有する酸化保護膜が介設されていることを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L 27/10 325 C
, H01L 27/10 325 J
