半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：恩田博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-286957
公開番号（公開出願番号）：特開平7-142715
出願日： 1993年11月16日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】チャネル領域に汚染や損傷を与えることなくパンチスルー防止領域を自己整合的に形成することが可能なMOSトランジスタの製造方法を提供する。【構成】ポリシリコン層4を形成し、次に、イオン注入によってパンチスルー防止領域6を形成し、続いて、ポリシリコン層7を選択成長させてゲート電極に必要なポリシリコン層(7,4)の膜厚を得ている。そして、シリコン窒化膜5に設けた開口部Aにより、パンチスルー防止領域6およびゲート電極を形成している。従って、パンチスルー防止領域6が自己整合的に形成され、ゲート電極およびチャネル領域とパンチスルー防止領域6とが位置ずれを起こすことはない。また、最終的にチャネル領域となる基板1の表面には、製造工程の最初の段階からゲート酸化膜3およびポリシリコン層4が形成されている。そのため、チャネル領域は露出されず、汚染や損傷を受けることはない。

請求項（抜粋）：

不純物がドーピングされた半導体基板(1)上にゲート酸化膜(3)を形成し、そのゲート酸化膜(3)上にポリシリコン層(4,31)を形成する工程と、ゲート酸化膜(3)上に薄膜(5)を形成し、その薄膜(5)にゲート電極に対応した開口部(A)を形成する工程と、前記開口部(A)が形成された薄膜(5)をマスクとして、半導体基板(1)にドーピングされている不純物と同じ導電性の不純物を半導体基板(1)中にイオン注入することにより、パンチスルー防止領域(6,34)を形成する工程と、前記開口部(A)が形成された薄膜(5)をマスクとして、ゲート電極(9,22)を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

前のページに戻る