マルチプロセッサ・システム

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：櫻井俊彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-343409
公開番号（公開出願番号）：特開平7-175759
出願日： 1993年12月16日
公開日（公表日）： 1995年07月14日
要約：

【要約】〔目的〕ホストプロセッサと、このホストプロセッサの指令に従って動作するコプロセッサなどから成る処理速度の大きなマルチプロセッサ・システムを提供する。〔構成〕第1のプロセッサ( ホストプロセッサ11など) のみによってアクセスされる第1のメモリ( ホストメモリ13など) と、上記第1のプロセッサ(11)及び第2のプロセッサ( コプロセッサ12など) の双方によってアクセスされる第2のメモリ( ローカルメモリ14など) と、上記第1, 第2のプロセッサ(11,12) と第1のメモリ(13)とに接続される第1のバス( ホストバス15など) と、第2のプロセッサ(12)に接続される第2のバス( ローカルバス16など) と、第1, 第2のバスの双方(15,16) の一方を第2のメモリ(14)に選択的に接続するバス選択回路(17)とを備える。

請求項（抜粋）：

第1のプロセッサと、この第1のプロセッサの指令に従って動作する第2のプロセッサとを備えたマルチプロセッサ・システムにおいて、前記第1のプロセッサのみによってアクセスされる第1のメモリと、前記第1,第2のプロセッサの双方によってアクセスされる第2のメモリと、前記第1,第2のプロセッサと、前記第1のメモリとに接続される第1のバスと、前記第2のプロセッサに接続される第2のバスと、前記第1,第2のバスの一方を、前記第2のメモリに選択的に接続するバス選択回路とを備えたことを特徴とするマルチプロセッサ・システム。

IPC (3件)：

G06F 15/16 , G06F 15/16 370 , G06F 13/16 510

引用特許：

審査官引用 (4件)

特開昭58-014266
特開昭60-112162
特開昭58-014266

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