特許
J-GLOBAL ID：200903030539844557
半導体装置の製法
発明者：
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-321837
公開番号（公開出願番号）：特開平6-169066
出願日： 1992年12月01日
公開日（公表日）： 1994年06月14日
要約：
【要約】【目的】 半導体基体の上段領域に周辺回路部を、下段領域にメモリセル部を夫々形成してなる半導体メモリ装置において、そのメモリセル部のゲート部にはオフセット用SiO2 膜を残し、周辺回路部のゲート部のみ選択的にオフセット用SiO2 膜を除去、若しくは薄く形成することを可能にする。【構成】 同一の半導体基体11の上段領域a及び下段領域bにわたってゲート絶縁膜18、ゲート電極26,27となるポリサイド膜及びオフセット用となるSiO2 膜をCVDで順次被着形成し、次にオフセット用となるSiO2 膜及びポリサイド膜を共にパターニングして上段領域aにおける周辺回路部のゲート部32及び下段領域bにおけるメモリセル部のゲート部33を形成し、次に全面にレジスト層30を被着した後、レジスト層30を周辺回路部のゲート部32のオフセット用SiO2 膜が除去されるまでエッチバックするようになす。
請求項（抜粋）：
同一の半導体基体の一主面の上段領域に周辺回路部が形成され、下段領域にメモリセル部が形成されてなる半導体装置の製法において、上記半導体基体の上段領域及び下段領域にわたって、ゲート絶縁膜、ゲート電極となる導電層及びオフセット用の絶縁層を順次形成する工程と、上記絶縁層及び導電層を共にパターニングして周辺回路部及びメモリセル部のゲート部を形成する工程と、全面にレジスト層を被着形成する工程と、上記レジスト層を上記周辺回路部におけるゲート電極上の絶縁層が除去されるまでエッチバックする工程を有することを特徴とする半導体装置の製法。
IPC (4件)：
H01L 27/10 471
, H01L 27/04
, H01L 27/108
, H01L 21/76
