特許

J-GLOBAL ID：200903030540152456

半導体記憶装置

発明者： 守屋 博之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-285069
公開番号（公開出願番号）：特開2002-093924
出願日： 2000年09月20日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】読み出し時に活性化される配線と蓄積ノード等との容量結合による、ビット線の予期しない電圧変化を抑制し、誤読み出しを有効に防止する。【解決手段】電源電圧または基準電圧で保持された電圧供給線VLと、読み出し時に電気的にフローティング状態とするビット線RBLとの間に接続され、ゲートが蓄積ノードSNに接続された読み出しトランジスタQ2と、読み出し時に電圧を印加して蓄積ノードSNの電位を変化させる読み出しワード線RWLと蓄積ノードSNとの間に接続されたキャパシタCAPとを有する。ビット線BLが、キャパシタCAPの上層に配置されている。読み出しワード線RWLがキャパシタの下部電極7および読み出しトランジスタQ2のゲート電極5rを覆い、電圧供給線VLが読み出しワード線RWLに容量結合し、これにより蓄積ノードSNの電位変動を低減する。

請求項（抜粋）：

電源電圧または基準電圧で保持された電圧供給線と、読み出し時に電気的にフローティング状態とするビット線との間に接続され、ゲートが蓄積ノードに接続された読み出しトランジスタと、読み出し時に電圧を印加して上記蓄積ノードの電位を変化させる読み出しワード線と上記蓄積ノードとの間に接続されたキャパシタとを有した半導体記憶装置であって、上記ビット線が、上記キャパシタの上層に配置された半導体記憶装置。

IPC (3件)：

H01L 21/8242 ,  H01L 27/108 ,  G11C 11/402

FI (5件)：

H01L 27/10 321 ,  G11C 11/34 352 F ,  H01L 27/10 681 B ,  H01L 27/10 681 A ,  H01L 27/10 681 C

Fターム (19件)：

5B024AA03 ,  5B024BA01 ,  5B024BA05 ,  5B024CA09 ,  5B024CA18 ,  5B024CA27 ,  5F083AD69 ,  5F083GA09 ,  5F083GA13 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01