特許

J-GLOBAL ID：200903030553018678

半導体記憶装置の製造方法

発明者： 小竹 義則
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-200385
公開番号（公開出願番号）：特開2003-017596
出願日： 2001年07月02日
公開日（公表日）： 2003年01月17日
要約：

【要約】【課題】 メモリセルのソース又はドレインとなる不純物領域の表面部がダメージを受けないようにすると共に、積層型ゲート電極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けないようにする。【解決手段】 p型ウェル領域11に、ソース又はドレインとなる低濃度不純物領域23a、23bを形成する。次に、積層型ゲート電極20を覆う第4の絶縁膜の上にCVD法により第5の絶縁膜を堆積した後、第5の絶縁膜及び第4の絶縁膜に対して異方性エッチングを行なって積層型ゲート電極20の側面に第1のサイドウォール27を形成する。次に、ゲート絶縁膜17A及びゲート電極18Bを形成した後、p型ウェル領域11にn型不純物をイオン注入して、MOSトランジスタのソース又はドレインとなる低濃度不純物領域30a、30bを形成する。

請求項（抜粋）：

半導体基板のメモリセルを形成する第1の領域及びトランジスタを形成する第2の領域に、第1の絶縁膜、第1の導電膜及び第2の絶縁膜を順次形成する第1の工程と、前記第2の領域に形成されている前記第1の絶縁膜、第1の導電膜及び第2の絶縁膜を除去した後、前記第2の領域に第3の絶縁膜を形成する第2の工程と、前記第1の領域に形成されている前記第2の絶縁膜の上及び前記第2の領域に形成されている前記第3の絶縁膜の上に第2の導電膜を形成する第3の工程と、前記第1の領域に形成されている前記第1の絶縁膜、第1の導電膜、第2の絶縁膜及び第2の導電膜をパターニングして、前記第1の絶縁膜よりなるトンネル絶縁膜と、前記第1の導電膜よりなる浮遊ゲート電極と、前記第2の絶縁膜よりなる容量絶縁膜と、前記第2の導電膜よりなる制御電極とから構成される積層型ゲート電極を形成する第4の工程と、前記第1の領域の前記積層型ゲート電極及び前記第2の領域の前記第2の導電膜を覆うように第4の絶縁膜を形成する第5の工程と、前記第1の領域に、前記積層型ゲート電極及び第4の絶縁膜をマスクにして不純物をドーピングすることにより、ソース又はドレインとなる第1の不純物領域を形成する第6の工程と、前記第1の領域及び第2の領域に形成されている前記第4の絶縁膜の上に、CVD法により第5の絶縁膜を形成する第7の工程と、前記第4の絶縁膜及び第5の絶縁膜における、前記第1の領域の前記積層型ゲート電極の上に存在する部分及び前記第2の領域の前記第2の導電膜の上に存在する部分を異方性エッチングにより除去する第8の工程と、前記第2の領域の前記第3の絶縁膜及び第2の導電膜をパターニングして、前記第3の絶縁膜よりなるゲート絶縁膜と前記第2の導電膜よりなるゲート電極とを形成する第9の工程と、前記第2の領域に、前記ゲート電極をマスクとして不純物をドーピングすることにより、ソース又はドレインとなる第2の不純物領域を形成する第10の工程とを備えていることを特徴とする半導体記憶装置の製造方法。

IPC (7件)：

H01L 21/8247 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 27/08 102 B

Fターム (24件)：

5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BC06 ,  5F048BG01 ,  5F048BG12 ,  5F048DA25 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP63 ,  5F083GA21 ,  5F083JA04 ,  5F083JA53 ,  5F083NA08 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD07 ,  5F101BD27 ,  5F101BH03