半導体集積回路装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-136045
公開番号（公開出願番号）：特開平9-321240
出願日： 1996年05月30日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】ホットエレクトロン効果や、パンチスルーマージンの低下を抑制した微細なMISFETを簡略な工程で製造する。【解決手段】 nチャネル型MISFETのゲート電極8B、pチャネル型MISFETのゲート電極8Cのそれぞれの側壁にサイドウォールスペーサ11を形成した後、半導体基板1の全面にn型不純物をイオン注入してゲート電極8Bの両側のp型ウエル2とゲート電極8Cの両側のn型ウエル3とにn- 型半導体領域12を形成する。その後、p型ウエル2にn型不純物をイオン注入し、ゲート電極8Bの両側のp型ウエル2にn- 型半導体領域12よりも浅いn+ 型半導体領域13を形成した後、n型ウエル3にp型不純物をイオン注入し、ゲート電極8Cの両側のn型ウエル3にn- 型半導体領域12よりも浅いp+ 型半導体領域15を形成する。

請求項（抜粋）：

nチャネル型MISFETとpチャネル型MISFETを有する半導体集積回路装置の製造方法であって、(a)半導体基板上に堆積したゲート電極材料をエッチングして、前記半導体基板の第1領域にnチャネル型MISFETのゲート電極を形成し、前記半導体基板の第2領域にpチャネル型MISFETのゲート電極を形成する工程、(b)前記半導体基板上に堆積した絶縁膜をエッチングして、前記nチャネル型MISFETのゲート電極の側壁と、前記pチャネル型MISFETのゲート電極の側壁とにサイドウォールスペーサを形成する工程、(c)前記半導体基板の前記第1領域と前記第2領域とにn型不純物をイオン注入することにより、前記nチャネル型MISFETのゲート電極の両側の前記半導体基板と、前記pチャネル型MISFETのゲート電極の両側の前記半導体基板とに低不純物濃度のn型半導体領域を形成する工程、(d)前記半導体基板の前記第1領域を開孔した第1のフォトレジストをマスクにして、前記第1領域にn型不純物をイオン注入することにより、前記nチャネル型MISFETのゲート電極の両側の前記半導体基板に、前記低不純物濃度のn型半導体領域よりも浅い高不純物濃度のn型半導体領域を形成する工程、(e)前記第1のフォトレジストを除去した後、前記半導体基板の前記第2領域を開孔した第2のフォトレジストをマスクにして、前記第2領域にp型不純物をイオン注入することにより、前記pチャネル型MISFETのゲート電極の両側の前記半導体基板に、前記低不純物濃度のn型半導体領域よりも浅い高不純物濃度のp型半導体領域を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (8件)：

H01L 27/108 , H01L 21/8242 , H01L 21/265 , H01L 21/768 , H01L 21/8238 , H01L 27/092 , H01L 29/78 , H01L 21/336

FI (8件)：

H01L 27/10 681 F , H01L 21/265 L , H01L 21/90 A , H01L 27/08 321 K , H01L 27/10 621 B , H01L 27/10 681 B , H01L 29/78 301 S , H01L 29/78 301 P

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