特許

J-GLOBAL ID：200903030695305011

半導体装置の製造方法及び製造装置

発明者： 山岸 博文
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186636
公開番号（公開出願番号）：特開2001-015455
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 製造装置のツメの位置がウエハ上の有効エリア境界線内に入っても不良チップの発生を抑制できる半導体装置の製造方法及び製造装置を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、ウエハ7を製造装置内に設置した後、ウエハ7の表面において有効エリア境界線11を想定し、該境界線11の内側に一定幅を有する複数の危険エリア12〜15を想定し、その危険エリアに重みをつけ、有効チップ形成領域20をウエハ7の表面に配置し、有効チップ22の数を算出し、有効チップ22に重なって形成される危険エリアを検出し、その危険エリアの重みの和を算出し、この各々のチップについての重みの和が最小となり且つ有効チップの数が最大となるように、前記ウエハ7の位置を変更することにより該ウエハに面付けを行う。

請求項（抜粋）：

ウエハ上のチップの配置を決めるウエハの面付けを行い、半導体装置を製造する方法であって、ウエハを製造装置内に設置した後、このウエハの表面において有効チップを形成可能な仮想の有効エリア境界線を想定し、前記有効エリア境界線の内側に一定幅を有する複数の危険エリアを想定し、前記危険エリアに重みをつけ、その重みが前記有効エリア境界線に近いほど大きくし、現実に複数のチップを形成することとなる有効チップ形成領域を前記ウエハの表面に配置し、前記有効チップ形成領域に形成される複数の有効チップの数を算出し、前記複数の有効チップのうち、少なくとも一部が前記危険エリアに重なって形成されることとなるチップを選択し、この選択された各々のチップについて、重なって形成される危険エリアを検出し、その危険エリアの重みの和を算出し、この各々のチップについての重みの和が最小となり且つ有効チップの数が最大となるように、前記ウエハの位置を変更することにより該ウエハに面付けを行うことを特徴とする半導体装置の製造方法。