特許

J-GLOBAL ID：200903030709076207

論理シミュレーションにおけるメモリ制御方式

発明者： 米山 修二 ,  鈴木 薫
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立インフォメーションテクノロジー
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-226014
公開番号（公開出願番号）：特開平11-065880
出願日： 1997年08月22日
公開日（公表日）： 1999年03月09日
要約：

【要約】 (修正有)【課題】回路実装制限の問題を解決し、論理シミュレーション実行性能を高めたシミュレーション方式を提供する。【解決手段】入出力装置を含む情報処理システムの正常動作を評価することを目的とした論理シミュレーション装置であって、前記入出力装置制御論理部をゲートレベルでシミュレーションする回路シミュレータと、プロセッサ制御論理部をアーキテクチャレベルでシミュレーションするCPUシミュレータと、前記回路シミュレータ及び前記CPUシミュレータを入出力装置に関するイベント発生により制御するイベントスケジューラと、前記CPUシミュレータが保有する記憶部とから成り、CPUシミュレータでは入出力装置に関わるメモリアクセスのみを回路シミュレータを経由して該入出力装置制御に渡し、前記CPUシミュレータ及び前記回路シミュレータからのメモリアクセスはCPUシミュレータが保有する記憶部を各々が直接アクセスする。

請求項（抜粋）：

一般的な情報処理システムにおけるSCSI、ネットワーク等のアダプタや磁気ディスク、磁気テープ等の入出力装置を含む情報処理システムの正常動作を評価することを目的とした論理シミュレーション装置であって、前記入出力装置制御論理部をゲートレベルでシミュレーションする回路シミュレータと、プロセッサ制御論理部をアーキテクチャレベルでシミュレーションするCPUシミュレータと、前記回路シミュレータ及び前記CPUシミュレータを入出力装置に関するイベント発生により制御するイベントスケジューラと、前記CPUシミュレータが保有する記憶部とから成り、前記CPUシミュレータでは入出力装置に関わるメモリアクセスのみを回路シミュレータを経由して該入出力装置制御に渡し、その他のメモリ/キャッシュアクセスは直接記憶部をアクセスし、前記回路シミュレータからのメモリアクセスは前記CPUシミュレータが保有する記憶部を直接アクセスすることを特徴とするCPU連動入出力装置論理シミュレーションにおけるメモリ制御方式。