特許

J-GLOBAL ID：200903030719341057

横型高耐圧半導体素子

発明者： 末代 知子 ,  山口 好広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-202280
公開番号（公開出願番号）：特開平7-058319
出願日： 1993年08月16日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】ターンオフが不可能となることが無い、高集積化に有利な構造の横型IGBTを提供すること。【構成】シリコン基板1上にシリコン酸化膜2を介して設けられたn- 型活性層3と、n- 型活性層3に選択的に形成され、シリコン酸化膜2に達するp型ベース層5と、p型ベース層5の表面に選択的に形成されたn+ 型ソース層7と、p型ベース層5上にゲート酸化膜8を介して設けられたゲート電極9と、n- 型活性層3に選択的に形成され、シリコン酸化膜2に達するn型ベース層4と、n型ベース層4の表面に選択的に形成されたp型ドレイン層5とを備え、n型ベース層4およびp+ 型ドレイン層6を含む半導体層領域12が、この半導体層領域12以外のn- 型活性層3のそれよりも厚いことを特徴とする。

請求項（抜粋）：

半導体基板上に素子分離絶縁膜を介して設けられた第1の第1導電型半導体層と、この第1の第1導電型半導体層に選択的に形成され、前記素子分離絶縁膜に達する第1の第2導電型半導体層と、この第1の第2導電型半導体層の表面に選択的に形成された第2の第1導電型半導体層と、この第2の第1導電型半導体層と前記第1の第1導電型半導体層とで挟まれた領域の前記第1の第2導電型半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1の第1導電型半導体層に選択的に形成され、前記素子分離絶縁膜に達する第3の第1導電型半導体層と、この第3の第1導電型半導体層の表面に選択的に形成された第2の第2導電型半導体層とを具備してなり、少なくとも前記第3の第1導電型半導体層および前記第2の第2導電型半導体層を含む半導体層領域が、この半導体層領域以外の前記第1の第1導電型半導体層のそれよりも厚いことを特徴とする横型高耐圧半導体素子。