半導体記憶装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-221441
公開番号（公開出願番号）：特開平8-088331
出願日： 1994年09月16日
公開日（公表日）： 1996年04月02日
要約：

【要約】【目的】トランスファーゲートの特性に影響を与えることなく、寄生トランジスタによるリーク電流を抑制することができるDRAMを提供すること。【構成】 MOSトランジスタとトレンチキャパシタからなるメモリセルをマトリックス配置してなるDRAMにおいて、n型基板1上にpウェル2を形成した半導体基板の表面にn+ 型のソース・ドレイン拡散層15を形成して構成されたMOSトランジスタと、ソース拡散層151 に隣接して基板に設けられたトレンチ3と、このトレンチ3の上部を除いてトレンチ3の外周部に形成されたn+ 型のプレート電極用拡散層8と、トレンチ3の内部にキャパシタ絶縁膜9を介して埋め込み形成され、ソース拡散層151 の一方に接続された蓄積電極10と、ソース拡散層151 プレート電極用拡散層8との間に設けられたp+ 型の反転防止用拡散層7とを備えたことを特徴とする。

請求項（抜粋）：

半導体基板の表面に第1導電型のソース・ドレイン拡散層を形成して構成されたMOSトランジスタと、このMOSトランジスタのソース・ドレイン拡散層の一方に隣接して前記基板に設けられたトレンチと、このトレンチの上部を除いて該トレンチの外周部に形成された第1導電型のプレート電極用拡散層と、前記トレンチの内部にキャパシタ絶縁膜を介して埋め込み形成され、前記ソース・ドレイン拡散層の一方に接続された蓄積電極と、前記ソース・ドレイン拡散層の一方とプレート電極用拡散層との間に設けられた第2導電型の反転防止用拡散層とを具備し、前記MOSトランジスタとトレンチキャパシタからなるメモリセルをマトリックス配置してなることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 625 A , H01L 27/04 C

引用特許：

審査官引用 (13件)

特開昭62-208663
特開平2-007465
特開平4-252071

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