特許
J-GLOBAL ID：200903030765634352

半導体装置及び半導体製造方法

発明者：
麻埜 和則

麻埜 和則 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-055235
公開番号（公開出願番号）：特開2000-252301
出願日： 1999年03月03日
公開日（公表日）： 2000年09月14日
要約：
【要約】【課題】 本発明は、ソース抵抗を増加させることなく、n+層領域の各頂点に生じる電界集中を緩和し素子破壊に対する耐性を保ちつつ、高性能化を図る半導体装置及び半導体製造方法を提供することを課題とする。【解決手段】 ソース抵抗を増加させることなくn+層領域の各頂点に生じる電界集中の緩和を図る半導体装置であって、n+層領域をメサ状にエッチングしてリセスが形成され、メサ部分の頂点の中でドレイン側の頂点のみ面取りが設けられるとともに、ソース側には面取りが設けられていないFET構造を有する。
請求項（抜粋）：
ソース抵抗を増加させることなくn+層領域の各頂点に生じる電界集中の緩和を図る半導体装置であって、n+層領域をメサ状にエッチングしてリセスが形成され、メサ部分の頂点の中でドレイン側の頂点のみ面取りが設けられるとともに、ソース側には面取りが設けられていないFET構造を有することを特徴とする半導体装置。
IPC (2件)：
H01L 21/338 ,  H01L 29/812
FI (2件)：
H01L 29/80 F ,  H01L 29/80 L
Fターム (15件)：
5F102FA01 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GR01 ,  5F102GR04 ,  5F102GR09 ,  5F102GR13 ,  5F102GR15 ,  5F102GS04 ,  5F102HA02 ,  5F102HA12 ,  5F102HC07 ,  5F102HC16
引用特許：
出願人引用 (6件)
  • 特開昭63-169077
  • 特開昭61-285769
  • 特開平3-006835
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審査官引用 (3件)
  • 特開昭63-169077
  • 特開昭61-285769
  • 特開平3-006835

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