特許

J-GLOBAL ID：200903030882665986

半導体装置の製造方法

発明者： 石川 良光
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-012757
公開番号（公開出願番号）：特開平11-214509
出願日： 1998年01月26日
公開日（公表日）： 1999年08月06日
要約：

【要約】【課題】配線層上に複数の絶縁膜を有する半導体装置において、優れた配線層間平坦性を有し、絶縁膜形成時に配線間スペースの狭い領域に発生するボイドを抑制するとともに、配線間接続不良の少ない半導体装置の製造方法を提供する。【解決手段】半導体基板上に、配線層と複数の絶縁膜を形成する半導体装置の製造方法において、少なくとも、前記複数の絶縁膜のうち最上層の絶縁膜を除くいずれかの絶縁膜を形成する工程と、該絶縁膜の上層の絶縁膜を形成する工程との間に、前記絶縁膜上にレジスト膜を成膜し、所定のパターンニングを行う工程と、前記パターンニングされたレジスト膜をマスクとして、前記絶縁膜をエッチングする工程を有する半導体装置の製造方法。

請求項（抜粋）：

半導体基板上に、配線層と複数の絶縁膜を形成する半導体装置の製造方法であって、所定のパターンに配線層を形成する工程と、該配線層上に少なくとも1の下層絶縁膜を形成する工程と、該絶縁膜上にレジスト膜を成膜し、所定のパターンニングを行う工程と、前記パターンニングされたレジスト膜をマスクとして、所定の配線間スペース以下の領域のみの前記絶縁膜をエッチングする工程と、前記絶縁膜上に上層の絶縁膜を形成する工程とを有する、半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/31 ,  H01L 21/318 ,  H01L 21/3205

FI (4件)：

H01L 21/90 M ,  H01L 21/31 C ,  H01L 21/318 C ,  H01L 21/88 K