特許

J-GLOBAL ID：200903030887660893

電源装置の主スイッチ制御回路

発明者： 岡本 祐司
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-097844
公開番号（公開出願番号）：特開平9-285120
出願日： 1996年04月19日
公開日（公表日）： 1997年10月31日
要約：

【要約】【目的】 電源装置の主スイッチの損失を低く抑さえるように制御する、主スイッチ制御回路を提供する。【構成】 主スイッチのMOSFETQ1とQ2を並列に接続する。制御回路1の出力端子は、MOSFETQ1のゲートに接続し、制御回路1と接続する遅延回路4の出力端子4はMOSFETQ2のゲートに接続する。MOSFETQ1とQ2のON、OFF制御のタイミングをずらして制御することにより、スイッチング損失と導通損失を低く抑えることができる。

請求項（抜粋）：

主スイッチのMOSFETを制御する電源装置の主スイッチ制御回路において、主トランスの1次巻線に、主スイッチの第1のMOSFETと第2のMOSFETが並列に接続し、制御回路の出力端子は、遅延回路の入力端子と前記第1のMOSFETのゲートに接続し、前記遅延回路の出力端子は、前記第2のMOSFETのゲートに接続し、ON、OFF制御のタイミングをずらせて、前記主スイッチの第1のMOSFETと第2のMOSFETを制御することを特徴とする、電源装置の主スイッチ制御回路。

IPC (4件)：

H02M 3/28 ,  H02M 1/08 311 ,  H03K 17/04 ,  H03K 17/12

FI (4件)：

H02M 3/28 S ,  H02M 1/08 311 A ,  H03K 17/04 E ,  H03K 17/12