特許

J-GLOBAL ID：200903030900696436

半導体集積回路装置及びその信号処理方法

発明者： 和久津 隆司
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-186138
公開番号（公開出願番号）：特開2009-025907
出願日： 2007年07月17日
公開日（公表日）： 2009年02月05日
要約：

【課題】情報の秘匿性を確保しつつ開発効率を向上出来る半導体集積回路装置及びその信号処理方法を提供すること。【解決手段】暗号化データを保持する第1メモリ3と、前記暗号化データの平文を保持する第2メモリ4と、第1動作モードにおいてデバッグ制御回路12から独立し第2動作モードにおいて前記デバッグ制御回路12の支配下に置かれるプロセッサ11と、前記第2動作モードにおいて前記プロセッサ11を制御する前記デバッグ制御回路12と、前記暗号化データの正統性を認証するデータ認証部6と、前記第2動作モードにおいてフラグを保持するレジスタ13と、前記第2メモリ4へのアクセスを制御する第2メモリ制御回路5とを具備し、前記第2メモリ制御回路5は前記レジスタ13に前記フラグが保持されておらず且つ前記データの正統性が認証された場合に前記第2メモリ4へのアクセスを許可する。【選択図】図1

請求項（抜粋）：

第1動作モードと第2動作モードとを有する半導体集積回路装置であって、 暗号化されていないデータ及び暗号化されたデータを保持可能な第1メモリと、 前記暗号化されたデータが平文に戻されたデータを保持可能な第2メモリと、 前記第1メモリまたは第2メモリに保持される前記データを用いて処理を行い、前記第1動作モードにおいては前記デバッグ制御回路から独立して動作するプロセッサと、 前記第2動作モードにおいて前記プロセッサの動作を制御するデバッグ制御回路と、 前記第1メモリに保持される前記暗号化されたデータの正統性を認証するデータ認証部と、 前記第2動作モードにおいてフラグを保持するレジスタと、 前記第2メモリへのアクセスを制御する第2メモリ制御回路と を具備し、前記第2メモリ制御回路は、前記レジスタに前記フラグが保持されず、且つ前記データ認証部において前記データの正統性が認証された場合に、前記第2メモリへのアクセスを許可し、 前記レジスタに前記フラグが保持される場合、及び前記正統性が認証されない場合に、前記第2メモリへのアクセスを禁止する ことを特徴とする半導体集積回路装置。

IPC (6件)：

G06F 21/22 ,  H04L 9/10 ,  G06F 15/78 ,  G06F 11/28 ,  G06F 21/02 ,  G06F 21/24

FI (7件)：

G06F9/06 660L ,  H04L9/00 621Z ,  G06F15/78 510K ,  G06F11/28 L ,  G06F12/14 510C ,  G06F12/14 540A ,  G06F12/14 560C

Fターム (30件)：

5B017AA03 ,  5B017AA08 ,  5B017BA04 ,  5B017BA07 ,  5B017BA09 ,  5B017BB09 ,  5B017CA11 ,  5B017CA15 ,  5B042GA13 ,  5B042GA33 ,  5B042GC02 ,  5B042HH03 ,  5B042JJ41 ,  5B042JJ46 ,  5B042NN32 ,  5B042NN40 ,  5B042NN50 ,  5B062AA07 ,  5B062CC01 ,  5B062DD02 ,  5B062DD10 ,  5B062EE08 ,  5B062JJ08 ,  5B276FA01 ,  5B276FB03 ,  5B276FC08 ,  5B276FD03 ,  5B276FD07 ,  5J104NA39 ,  5J104PA07

引用特許：

出願人引用 (1件)

• マイクロプロセッサ
  公報種別：公開公報   出願番号：特願2005-124116   出願人：株式会社東芝