特許

J-GLOBAL ID：200903030915603221

クロックジェネレータ

発明者： 川崎 芳浩
出願人/特許権者： 新潟日本電気株式会社
代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平8-313273
公開番号（公開出願番号）：特開平10-154019
出願日： 1996年11月25日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 出力端に接続される負荷数、負荷容量等に応じてドライブ能力を可変とする。【解決手段】 出力バッファ2と、クロック生成PLLロジック3と、出力バッファ2とレシーバ4との間の実波形をサンプリング・コード化するサンプリング制御/AD変換回路7と、その時発生した4ビット実波形コード8とあらかじめ設定された理想的波形コード9を比較するコード比較コンパレータ回路10と、その比較結果をデコードするデコーダ回路11と、電圧を制御する電圧制御回路12と、デコーダ回路11および電圧制御回路12によりDA変換されたアナログ電圧を増幅する増幅回路13とを備えている。

請求項（抜粋）：

フェーズロックループ(PLL)を有するクロックジェネレータにおいて、信号ライン上にAD/DA変換回路を配し、実波形と理想波形とを比較・制御することにより、出力端に接続される負荷数、負荷容量等の負荷状況に応じて内部出力バッファ部のドライブ能力を制御し、最適なクロック波形を得ることを特徴とするクロックジェネレータ。

IPC (3件)：

G06F 1/04 301 ,  G06F 1/06 ,  H03L 7/08

FI (3件)：

G06F 1/04 301 Z ,  G06F 1/04 311 Z ,  H03L 7/08 H