特許
J-GLOBAL ID：200903030932914320
回路内蔵受光素子の作製方法
発明者：
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出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-327363
公開番号（公開出願番号）：特開平7-183561
出願日： 1993年12月24日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 半導体基板の表面に受光素子と信号処理回路とを備えた回路内蔵受光素子の作製する場合に、反射防止膜の膜厚制御を高精度に行う。しかも、素子の信頼性低下を防止し、かつ、工程数増加を抑える。【構成】 半導体基板1上に反射防止膜11を設ける。この上に第1の導電層12を設け、パターン加工して配線部分21,22,23を形成するとともに、導電層12の一部を、受光領域9の全域を覆う状態に残す。層間絶縁膜13を設け、層間絶縁膜13のうち受光領域9上の第1の導電層24上の部分を除去する。第2の導電層14を設ける。反射防止膜11に対するエッチングレートに比して導電層12に対するエッチングレートが大きいエッチング液を用いて、導電層14および導電層12のうち受光領域9の内側に存する部分を連続的にエッチングして除去する一方、受光領域9の周囲に存する部分を残す。
請求項（抜粋）：
半導体基板の表面に、半導体部分と配線部分とを持ち、反射防止膜で覆われた受光素子と、半導体部分と配線部分を持ち、上記受光素子が光を受けて発生した信号を処理する信号処理回路とを備えた回路内蔵受光素子の作製方法であって、上記半導体基板の表面に、上記受光素子の半導体部分と、上記信号処理回路の半導体部分をそれぞれ形成する工程と、上記半導体基板上に、所定の屈折率を有する反射防止膜を設ける工程と、上記半導体基板上に第1の導電層を設け、この第1の導電層をパターン加工して上記受光素子および信号処理回路の配線部分を形成するとともに、上記第1の導電層の一部を、上記受光素子の受光領域の全域を覆う状態に残す工程と、上記半導体基板上に層間絶縁膜を設ける工程と、上記層間絶縁膜のうち上記受光領域上に残された第1の導電層上の部分を除去する工程と、上記半導体基板上に第2の導電層を設ける工程と、上記反射防止膜に対するエッチングレートに比して上記第1の導電層に対するエッチングレートが大きいエッチング液を用いて、上記第2の導電層および第1の導電層のうち上記受光領域の内側に存する部分を連続的にエッチングして除去する一方、上記第2の導電層および第1の導電層のうち上記受光領域の周囲に存する部分を残す工程を有することを特徴とする回路内蔵受光素子の作製方法。
IPC (2件)：
FI (2件)：
H01L 31/10 A
, H01L 27/14 K
