特許

J-GLOBAL ID：200903030982395072

制御回路

発明者： 菊地 英夫
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平7-327967
公開番号（公開出願番号）：特開平9-146852
出願日： 1995年11月21日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】 電源のON-OFF時の不揮発性RAMへの誤書込を防止可能な制御回路を提供する。【解決手段】 CPU12と不揮発性RAM17を備え、電子装置の動作を制御する制御回路において、リセット信号発生回路10から、CPU12のリセット信号Frが出力され、遅延回路12によって、リセット信号Frが遅延された遅延リセット信号Fdが出力され、リセット信号発生回路10からのリセット信号Frと、遅延回路12からの遅延リセット信号Fdとが、NAND回路15に入力され、遅延リセット信号Fdにより、不揮発性RAM17が選択され、NAND回路15からの出力信号が、CPU12の割り込み端子に入力され、一定時間所定のプログラムが実行されるので、電源が十分に低下して揮発性RAM17に誤書込がされなくなるまで、揮発性RAM17へのアクセスが禁止され、電源の立ち下がりが遅い場合でも誤書込が確実に禁止される。

請求項（抜粋）：

CPUと不揮発性RAMを備え、電子装置の動作を制御する制御回路であり、前記CPUのリセット信号を出力するリセット信号出力手段と、該リセット信号を遅延させた遅延リセット信号を出力する遅延手段と、前記リセット信号出力手段からのリセット信号と、前記遅延手段からの遅延リセット信号とが入力されるNAND回路と、該NAND回路からの出力信号を、前記CPUの割り込み端子に入力し、前記遅延リセット信号により、前記不揮発性RAMを選択する制御手段とを有することを特徴とする制御回路。

IPC (3件)：

G06F 12/16 340 ,  G06F 1/26 ,  G11C 16/06

FI (3件)：

G06F 12/16 340 M ,  G06F 1/00 334 A ,  G11C 17/00 309 F

引用特許：

審査官引用 (2件)

• 特開昭63-120351
  
• 特開昭59-211123