特許
J-GLOBAL ID：200903030982603171
パストランジスタ論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-315603
公開番号（公開出願番号）：特開平9-162722
出願日： 1995年12月04日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 パストランジスタ論理回路の特徴を活かして、動作速度の向上、低消費電力化及び素子数の低減を図りながら、比較的複雑な論理も実現可能とする。【解決手段】 パストランジスタのNチャネルMOSトランジスタM1Aに対して小さなPチャネルMOSトランジスタM1Bを並列接続して第1単位パストランジスタとし、パストランジスタのNチャネルMOSトランジスタM2Aに対して小さなPチャネルMOSトランジスタM2Bを並列接続して第2単位パストランジスタとすることで、出力信号UのHレベルの上昇を図る。このような第1単位パストランジスタ及び第2単位パストランジスタを図示される如く接続して、相補的な2つの入力信号P及びQ(=Pバー)でオンオフする簡潔な構成となる。又、一般的な論理回路を実現する際に利用頻度が高い。
請求項（抜粋）：
入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、パストランジスタとして用いる2つのNチャネルMOSトランジスタと、該NチャネルMOSトランジスタより小さな、パストランジスタとして用いる2つのPチャネルMOSトランジスタとを備え、前記NチャネルMOSトランジスタの1つ及び前記PチャネルMOSトランジスタの1つがソース/ドレインで並列接続されて、第1単位パストランジスタを構成し、別の前記NチャネルMOSトランジスタ及び別の前記PチャネルMOSトランジスタがソース/ドレインで並列接続されて、第2単位パストランジスタを構成し、前記第1単位パストランジスタのソース/ドレインの一方には、入力信号Aが入力され、前記第2単位パストランジスタのソース/ドレインの一方には、入力信号Bが入力され、前記第1単位パストランジスタの他方のソース/ドレイン及び前記第2単位パストランジスタの他方のソース/ドレインが相互に接続されて、出力信号Uを出力し、同一信号で正論理又は負論理となる2つの入力信号P及びQ(=Pバー)について、前記第1単位パストランジスタのNチャネルMOSトランジスタのゲート及び前記第2単位パストランジスタのPチャネルMOSトランジスタのゲートには、入力信号Pが入力され、前記第1単位パストランジスタのPチャネルMOSトランジスタのゲート及び前記第2単位パストランジスタのNチャネルMOSトランジスタのゲートには、入力信号Qが入力され、このように接続された前記第1単位パストランジスタ及び前記第2単位パストランジスタで構成されたペアパストランジスタ回路を備えたことを特徴とするパストランジスタ論理回路。
IPC (2件)：
H03K 19/0944
, H03K 19/173 101
H03K 19/094 A
, H03K 19/173 101
