特許
J-GLOBAL ID：200903031013335247
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
林 敬之助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-084954
公開番号（公開出願番号）：特開平6-302596
出願日： 1993年04月12日
公開日（公表日）： 1994年10月28日
要約：
【要約】【目的】 テーパー状ヴィアホールを形成することで、金属配線層のヴィアホール内部での厚さを確保し、金属配線の信頼性を向上させる。【構成】 ヴィアホール開口後、アモルファスシリコン層6を形成し、この上の第1のTEOS膜7を形成した後、アモルファスシリコン層6をストッパー層として、第2のTEOS膜7をドライエッチングで除去すると同時に、ヴィアホール内壁に第2のTEOS膜の一部7’をスペーサとして残す。アモルファスシリコン層6をドライエッチングで除去して第1の金属配線層3を露出して、テーパー状ヴィアホールを形成する。
請求項（抜粋）：
半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第1の金属配線層を形成する工程と、前記第1の金属配線層上に第2の絶縁層を形成する工程と、前記第2の絶縁層を平坦化する工程と、平坦化を行った前記第2の絶縁層上にヴィアホール形成用フォトレジストパターンを形成する工程と、ヴィアホール形成部の第2の絶縁層の一部をウェットエッチング法により等方的にエッチングする工程と、ヴィアホール形成部の第2の絶縁層の残りをドライエッチング法により異方性エッチングする工程と、前記ヴィアホール形成用フォトレジストパターンを除去した後、前記第2の絶縁層上とヴィアホール形成時、露出した前記第1の金属配線層の表面を含むヴィアホール内部にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン層上に第3の絶縁層を形成する工程と、前記アモルファスシリコン層をストッパー層として、ドライエッチング法により前記第3の絶縁層をエッチング除去し、かつヴィアホール内側壁に前記第3の絶縁層の一部をスペーサ状に残す工程と、露出したアモルファスシリコンをドライエッチング法により除去する工程と、第2の金属配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/3205
, H01L 21/302
