ダイナミック型半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-328808
公開番号（公開出願番号）：特開平5-166365
出願日： 1991年12月12日
公開日（公表日）： 1993年07月02日
要約：

【要約】【目的】新しいダミーセル方式により高いセンスマージンを長い時間保持することを可能としたDRAMを提供することを目的とする。【構成】複数本のビット線BL、これと交差する複数本のワード線WL、およびこれらの交差部に配置されたメモリセルMCを有し、各ワード線WL毎にダミーセルDCが設けられて、これらのダミーセルDCから基準電位レベルを読み出すダミービット線DBLが複数のビット線BLに平行に設けられ、ビット線BLに接続されたインバータ型回路10とダミービット線DBLに接続されたインバータ型回路11により構成されるダミービット線DBL側を参照入力とするカレントミラー型差動増幅器によりセンスアンプ回路が構成されている。

請求項（抜粋）：

マトリクス配列された複数個のダイナミック型メモリセルと、これらのメモリセルと情報のやりとりを行う複数本のビット線と、これらのビット線と交差して配設されてメモリセル選択を行う複数本のワード線と、前記ビット線と平行に配設されたダミービット線と、前記ワード線により選択されて前記ダミービット線と基準信号電荷のやりとりを行う複数個のダミーセルと、前記各ビット線にゲートが接続されるドライバトランジスタを持つインバータ型回路と前記ダミービット線にゲートが接続されるドライバトランジスタを持つインバータ型回路からなるダミービット線側を参照入力端子とするカレントミラー型差動増幅回路により構成されたセンスアンプと、前記各ビット線毎に設けられて前記センスアンプ出力をフィードバックしてビット線に再書込みを行うためのリストア回路と、を備えたことを特徴とするダイナミック型半導体記憶装置。

IPC (2件)：

G11C 11/401 , G11C 11/409

FI (2件)：

G11C 11/34 352 E , G11C 11/34 353 F

引用特許：

審査官引用 (3件)

特開平4-067496
特開昭62-252594
特開平1-173392

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