特許

J-GLOBAL ID：200903031023143931

半導体集積回路および半導体メモリ

発明者： 伊藤 寧夫 ,  田中 寿実夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-277035
公開番号（公開出願番号）：特開平11-122109
出願日： 1997年10月09日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】電流加算型のD/A変換回路を使用して正の電圧を比較的容易に多段階で出力させ、デジタル入力のビット数nが増えても抵抗回路網のパターン面積の占める割合の増大を抑制する。【解決手段】電源ノードと接地ノードとの間に直列に接続されたスイッチ素子および電流加算型のデジタル/アナログ変換回路を有し、可変電位出力ノードに出力する可変電位が抵抗分割により生成された分圧電位が現われる第1のノードXと仮想電位が印加される第2のノードYを有する抵抗分割回路と、第1のノードの分圧電位を基準電位と比較することによって可変出力電位を基準電位と等しい電位に制御するフィードバック型の第1の演算増幅回路Aと、第2のノードの仮想電位を基準電位と比較することによって仮想電位を基準電位と等しい電位に制御するフィードバック型の第2の演算増幅回路Bとを具備する。

請求項（抜粋）：

第1の電位と第2の電位との間に直列に接続されたスイッチ素子および電流加算型のデジタル/アナログ変換回路を有し、可変電位を可変電位出力ノードに出力するとともに前記可変電位の抵抗分割により生成された分圧電位が現われる第1のノードと仮想電位が印加される第2のノードを有する抵抗分割回路と、前記第1のノードの分圧電位および前記第2のノードの仮想電位のいずれか一方を基準電位と比較することによって前記分圧電位および仮想電位のいずれか一方を前記基準電位と等しい電位に制御するフィードバック型の第1の演算増幅回路と、前記第1のノードの分圧電位および前記第2のノードの仮想電位のいずれか他方を前記基準電位と実質的に等しい電位に制御する電圧印加回路とを具備することを特徴とする半導体集積回路。

IPC (2件)：

H03M 1/74 ,  G11C 16/06

FI (2件)：

H03M 1/74 ,  G11C 17/00 632 D

引用特許：

出願人引用 (4件)

• 特開昭60-079766
  
• 特開平2-202226
  
• 特開平2-050620
  
• 特開昭62-111524