オーバーサンプリングクロックリカバリ方法及び回路

発明者：
出願人/特許権者：
代理人 (1件)：開口宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願2001-003667
公開番号（公開出願番号）：特開2002-208917
出願日： 2001年01月11日
公開日（公表日）： 2002年07月26日
要約：

【要約】【課題】データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現すること。バッファ又はインバータの伝搬遅延時間の最小限界の如何に拘わらず、クロックの相間隔をさらに狭く生成すること。多相クロックを、その相間隔を精度良く保持したまま全体として高分解能かつサイクリックにシフトを有し、かつ、良質なクロックを生成すること。【解決手段】入力データiの1ビットに対して3相の間隔が不均等なクロックCLKa,CLKb,CLKcを生成し、そのうち比較的狭い57psの間隔を有する2相のクロックCLKa,CLKbのエッジ間のいずれかの位相が入力データiの変化点の位相に同期するようにクロックの位相を制御することとした。また、3つのDLL間において同期させるクロックを切り換えて、57psの相間隔を形成した。

請求項（抜粋）：

入力データの1ビットに対して3相以上の間隔が不均等な多相クロックを生成し、そのうち比較的狭い間隔を有する2相のクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記不均等な多相クロックの位相を制御するオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて2組以上の均等な多相クロックの位相を前記遅延ロックループを構成する1の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記2組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いることを特徴とするオーバーサンプリングクロックリカバリ方法。

IPC (3件)：

H04L 7/033 , H03K 5/15 , H03L 7/081

FI (3件)：

H04L 7/02 B , H03K 5/15 G , H03L 7/08 J

Fターム (20件)：

5J039EE06 , 5J039JJ07 , 5J039JJ14 , 5J039KK10 , 5J039KK11 , 5J039KK12 , 5J039KK13 , 5J039MM10 , 5J106CC58 , 5J106DD29 , 5J106KK03 , 5K047AA06 , 5K047GG09 , 5K047GG45 , 5K047MM36 , 5K047MM48 , 5K047MM53 , 5K047MM54 , 5K047MM56 , 5K047MM63

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