pチャネル型高耐圧MOSFET

発明者： ,
出願人/特許権者：
代理人 (1件)：山口巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-033305
公開番号（公開出願番号）：特開平8-236754
出願日： 1995年02月22日
公開日（公表日）： 1996年09月13日
要約：

【要約】【目的】半導体基板上に貼り合わせ酸化膜を介してn型半導体層を接合したSOIウェハのn型半導体層の表面層に形成したpチャネル型MOSFETの、ソース電極に基板に対して正の電位が印加される状態でのソース電極・ドレイン電極間の耐圧を向上させる。【構成】p型ドレインドリフト領域4の表面不純物濃度を1×1014〜1×1016cm-3に、拡散深さを0.5〜4.0μmに、シリコン層3の不純物濃度を2×1014〜1×1016cm-3とする。またp型ドレイン領域とp型ドレインドリフト領域を表面不純物濃度と拡散深さが同じp型拡散領域14とする。

請求項（抜粋）：

半導体基板上に絶縁膜を介して接合されたn型半導体層と、そのn型半導体層の表面層に形成されたn型ベース領域と、そのn型ベース領域の表面層の一部に形成されたp型ソース領域と、n型ベース領域と離してn型半導体層の表面層に形成されたp型ドレインドリフト領域と、p型ドレインドリフト領域のn型ベース領域から遠い側のn型半導体層の表面層にp型ドレインドリフト領域と接続して形成されたp型ドレイン領域と、p型ソース領域とp型ドレインドリフト領域に挟まれたn型ベース領域およびn型半導体層の表面露出部の表面上にゲート絶縁膜を介して設けられたゲート電極と、p型ドレインドリフト領域の表面上に形成された厚いLOCOS酸化膜と、p型ソース領域とp型ドレイン領域との表面上にそれぞれ設けられたソース電極、ドレイン電極とを有し、半導体基板に対してソース電極に正の電位が印加されるようにして使用するものにおいて、p型ドレインドリフト領域の表面不純物濃度が1.0×1014〜1.0×1016cm-3であることを特徴とするpチャネル型高耐圧MOSFET。

IPC (2件)：

H01L 29/78 , H01L 21/336

引用特許：

審査官引用 (9件)

特開平3-214674
特開平2-244640
特開昭62-045175

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